[发明专利]多阶层立体电路及其制作方法

说明书

形成牺牲层叠层于一组N层阶层集合中。在多层叠层集合上形成具有彼此隔离的第一和第二开口的第一刻蚀‑修整掩模。在M次刻蚀‑修整循环中的每一个中，使用第一刻蚀‑修整掩模来蚀穿阶层集合中的二个阶层。当N为奇数时，M为(N‑1)/2；当N为偶数时，M为(N/2)‑1。当N为偶数时，在单1次刻蚀‑修整循环中，使用第一刻蚀‑修整掩模来蚀穿阶层集合中的一个阶层。在i从1到T‑1的C(i)次刻蚀‑修整循环中，对第一刻蚀‑修整掩模进行修整，藉以扩大第一和第二开口刻蚀区的尺寸。其中，当N为奇数时，T为(N‑1)/2；当N为偶数时，T为N/2。在阶层集合上形成第二刻蚀掩模，覆盖开口刻蚀区其中的一个；并使用第二刻蚀掩模来蚀穿一个阶层。

技术领域

本说明书是有关于一种高密度集成电路元件。特别是有关于一种制作多阶层立体电路元件中的阶梯状结构方法。

背景技术

在存储器元件的制造中，集成电路上每单位面积的数据数量可能是关键因素之一。因此，随着存储器元件的关键尺寸接近光刻技术的极限，目前已经提出了存储单元的多阶层叠层技术，以达到更高的存储密度和更低的每位成本。

例如，Lai等人在2006年12月出版的IEEE国际电子设备会议技术论文，标题为「AMulti-Layer Stackable Thin-Film Transistor(TFT)NANDType Flash Memory(11-13Dec.2006)」；以及Jung等人在2006年12月出版的IEEE国际电子设备会议技术论文，标题为「Three Dimensionally Stacked NAND Flash Memory Technology Using 25StackingSingle Crystal Si Layers on ILD and TANOS Structure for Beyond 30nm Node(11-13Dec.2006)」中，提到将薄膜晶体管技术应用于电荷捕捉存储器(charge trappingmemory)中。

此外，在Johnson等人发表于2003年11月出版的IEEE J.of Solid-StateCircuits期刊，标题为「512-Mb PROM With a Three-Dimensional Array of Diode/Anti-fuse Memory Cells」的论文(Vol.38,No.11)中提到，交叉点阵列(cross-point array)技术已经被应用于反熔丝存储器(anti-fuse memory)中。此技术亦可见于美国专利案编号第7,081,377号，发明人为Cleeves；标题为「Three Dimensional Memory」。

在电荷捕捉存储器中提供垂直NAND存储单元的另一种结构，也已被描述于Kim等人发表于2008年出版的VLSI技术摘要研讨会技术论文(17-19June 2008；pages 122-123)，标题为「Novel 3D Structure for Ultra-High Density Flash Memory with VRAT andPIPE」中。

在立体叠层的存储器元件之中，用来将低阶层存储单元耦接至周边电路的导电内连线，例如解码器、驱动器等，都穿过上方阶层。并且形成阶梯状结构以提供内连线结构，因此可以在电路各阶层的落着区上形成垂直的层间连接器(vertical interlevelconnections)。此一垂直的层间连接器延伸到叠层结构顶层的平面上，通过金属层中的图案化导体连接到周边电路。

用来减少制作阶梯状结构的光刻步骤的尝试，已被揭露于Tanaka等人发表于2008年出版的VLSI技术摘要研讨会技术论文(12-14June 2007；pages 14-15)，标题为「BitCost Scalable Technology with Punch and Plug Process for Ultra High DensityFlash Memory」中。例如，Tanaka在图8中描述了掩模、刻蚀、修整程序。