[发明专利]SGT器件及其制造方法

说明书

本发明公开了一种SGT器件，包括：半导体衬底和其表面的第一外延层，屏蔽多晶硅和多晶硅栅；沟道区，源区和漏区。第一外延层的本体掺杂浓度为均匀掺杂；被屏蔽多晶硅侧面覆盖的第一外延层区域为纵向场板覆盖区，在纵向场板覆盖区中叠加有一个离子注入区，离子注入区在纵向场板覆盖区中引入一个第一导电类型掺杂峰值区，第一导电类型掺杂峰值区的掺杂浓度满足SGT器件工作时要保证对应纵向位置的纵向场板覆盖区和屏蔽多晶硅之间横向电压完全耗尽。本发明还公开了一种SGT器件的制造方法。本发明能实现在不影响器件的击穿电压的条件下降低器件的导通电阻，具有较低的工艺成本以及能减少体二极管反向恢复的Irrm和Qrr。

技术领域

本发明涉及半导体集成电路制造领域，特别是涉及一种屏蔽栅沟槽(Shield GateTrench，SGT)器件；本发明还涉及一种SGT器件的制造方法。

背景技术

在耐压为20V～200V的中低压器件领域内，SGT器件因为其低的比导通电阻和低的栅漏耦合电容，被得到广泛的应用。SGT器件的栅极结构包括屏蔽多晶硅和多晶硅栅，屏蔽多晶硅通常也称为源多晶硅，都形成于沟槽中，根据屏蔽多晶硅和多晶硅栅在沟槽中的设置不同通常分为上下结构和左右结构。上下结构中屏蔽多晶硅位于沟槽的底部，多晶硅栅位于沟槽的顶部，多晶硅栅和屏蔽多晶硅之间呈上下结构关系。左右结构中，屏蔽多晶硅通常会从沟槽的底部延伸到沟槽的顶部，多晶硅栅则设置在沟槽顶部区域的屏蔽多晶硅左右两侧，同一沟槽中的多晶硅栅会分裂为左右两个结构。

如图1所示，是现有SGT器件的结构示意图；图1的SGT器件为一种上下结构的 SGT器件，以N型SGT器件为例，包括：

N型掺杂的半导体衬底如硅衬底101，半导体衬底101的掺杂浓度通常在1e19cm^-3以上。半导体衬底101的厚度，通常在200um以下。器件的击穿电压越低，半导体衬底101的厚度越低。对于击穿电压为30V的器件，其半导体衬底101的厚度甚至会达到50um甚至更薄。高的掺杂浓度和更低的半导体衬底101厚度，可以降低半导体衬底101的电阻，从而降低器件的比导通电阻。通常减薄后的半导体衬底101直接作为器件的漏区，在漏区的背面形成有背面金属层作为漏极。

N型外延层(Epi)102形成于半导体衬底101的表面，N型外延层102形成器件的漂移区。N型外延层102的厚度取决于器件的击穿电压。击穿电压为30V的器件，N 型外延层102的厚度通常为2μm～3μm之间；而对于击穿电压为100V的器件，外延层的厚度通常在8μm～10μm之间。N型外延层102的掺杂浓度也跟器件击穿电压有关。器件的击穿电压越高，N型外延层102的掺杂浓度越低。

栅极结构形成于沟槽中，包括了多晶硅栅106和屏蔽多晶硅104。多晶硅栅106 通常为重掺杂的结构，多晶硅栅106也能采用其它导电材料替换。多晶硅栅106的顶部会通过接触孔108连接到由正面金属层113组成的栅极。多晶硅栅106采用重掺杂的结构是为了降低栅极电阻。

位于多晶硅栅106底部的屏蔽多晶硅104也作为一个纵向场板，它通常是跟由正面金属层113组成的源极相连，也可以跟栅极相连。跟源极相连，可以大幅降低器件的栅漏耦合电容，是一种最常见的连接方式。如果跟栅极相连，器件的栅漏耦合电容会大幅增加，但是其比导通电阻跟跟源极相连的方式相比会更低。屏蔽多晶硅104的作用是跟漂移区进行横向耗尽，帮助漂移区进行耗尽。从而可以在不降低器件击穿电压的情况下，大幅提高漂移区的掺杂浓度，从而降低器件的比导通电阻。

多晶硅间氧化层105位于多晶硅栅106和屏蔽多晶硅104之间，多晶硅间氧化层105通常为SiO2。多晶硅间氧化层105在不同器件结构中可以不存在。如果场板即屏蔽多晶硅104直接跟栅极相连，那么多晶硅间氧化层105就能省略。如果即屏蔽多晶硅104跟源极相连，就需要多晶硅间氧化层105来形成隔离。