[发明专利]半导体元件

说明书

一种半导体元件，具有静态随机存取存储单元，静态随机存取存储单元包括第一、二P型金属氧化物半导体晶体管，形成于基底中N‑阱线区上方。第一、二N型金属氧化物半导体晶体管形成于基底中第一P‑阱线区上方，在N‑阱线区的第一边。第三、四N型金属氧化物半导体晶体管，形成于基底中第二P‑阱线区上方，在N‑阱线区的第二边。第一栅极线连接第一P型金属氧化物半导体晶体管与第一N型金属氧化物半导体晶体管的栅极。第二栅极线连接第二N型金属氧化物半导体晶体管的栅极。第三栅极线连接第二P型金属氧化物半导体晶体管与第三N型金属氧化物半导体晶体管的栅极。第四栅极线连接第四N型金属氧化物半导体晶体管的栅极。第一、三N栅极线是L形状。

技术领域

本发明涉及一种半导体元件技术，且特别是涉及静态随机存取存储器，StaticRandom access memory(SRAM)，元件的技术。

背景技术

本发明是关于静态随机存取存储器(SRAM)元件的半导体结构，其是以六个晶体管，6T，的架构为基础的存储单元。存储单元包含两个P型金属氧化物半导体(PMOS)晶体管以及四个N型金属氧化物半导体(NMOS)晶体管。这些金属氧化物半导体晶体管可以直接在硅基底上制造，而进一步的技术也可以利用硅在绝缘体上(SOI)基底来制造。在半导体制造上，基底上会形成长条状的多条P-阱线区与多条N-阱线区交互配置。两个P型金属氧化物半导体)晶体管会形成在N-阱线区上方。四个P型金属氧化物半导体晶体管以二个分成两组，分别在N-阱线区的左边与右边的P-阱线区上方形成。

对于硅在绝缘体上(SOI)的基底，阱区是形成在顶硅层中，且在一端提供基底电压给一整条阱线区的电压。因此对于远端的晶体管的基底，会容易累积电荷，造成临界电压(Vt)下降。如此会造成不稳定或是漏电流等问题。

因此，对于6T的静态随机存取存储器(SRAM)的结构设计研发，仍继续进行，以期能提升静态随机存取存储器的效能。

发明内容

本发明提出6T的静态随机存取存储器(SRAM)的存储单元结构，至少可以有效防止位于存储单元阵列外围的存储单元的静电荷累积，而能维持边缘晶体管的正常性能。

依据一实施例，本发明提一种半导体元件，具有形成在基底上由六个晶体管构成的静态随机存取存储单元，其中该静态随机存取存储单元包括第一与第二P型金属氧化物半导体晶体管，形成于在基底中的N-阱线区的上方。第一与第二N型金属氧化物半导体晶体管形成于在基底中的第一P-阱线区的上方，在该N-阱线区的第一边。第三与第四N型金属氧化物半导体晶体管形成于在基底中的第二P-阱线区的上方，在该N-阱线区的第二边。第一栅极线连接该第一P型金属氧化物半导体晶体管与该第一N型金属氧化物半导体晶体管的栅极。第二栅极线连接该第二N型金属氧化物半导体晶体管的栅极。第三栅极线连接该第二P型金属氧化物半导体晶体管与该第三N型金属氧化物半导体晶体管的栅极。第四栅极线连接该第四N型金属氧化物半导体晶体管的栅极。其中该第一栅极线与该第三栅极线是L形状。

依据一实施例，在所述的半导体元件，该第一栅极线、该第二栅极线、第三栅极线、第四栅极线是在该基底上方，围成一个长方型。

依据一实施例，在所述的半导体元件，该第二栅极线与该第四栅极线是L形状或是直线形状。

依据一实施例，在所述的半导体元件，该基底是硅基底。

依据一实施例，在所述的半导体元件，该基底是硅在绝缘体上SOI的基底，包括顶硅层，用于形成该N-阱线区，该第一P-阱线区与该第二P-阱线区。

依据一实施例，在所述的半导体元件，该第一P型金属氧化物半导体晶体管与该第一N型金属氧化物半导体晶体管构成第一反相器，该第二P型金属氧化物半导体晶体管与该第三N型金属氧化物半导体晶体管构成第二反相器。

依据一实施例，在所述的半导体元件，该第二N型金属氧化物半导体晶体管与该第四N型金属氧化物半导体晶体管，当作开关元件。