[发明专利]半导体器件

说明书

本发明的实施例提供了一种包括SRAM单元的半导体器件。SRAM单元包括第一至第五有源区。第一至第四有源区分别包括第一至第四晶体管的沟道区和源极/漏极(S/D)区，并且第五有源区包括第五和第六晶体管的沟道区和S/D区。SRAM单元还包括被配置为设置在第一至第六晶体管的沟道区上方的第一至第六栅极。第一和第二栅极电连接。第三和第四栅极电连接。SRAM单元还包括第一导电部件，其中，该第一导电部件电连接第一晶体管的一个S/D区、第二晶体管的一个S/D区和第三栅极。SRAM单元还包括第二导电部件，其中，该第二导电部件电连接第二栅极、第三晶体管的一个S/D区、第四晶体管的一个S/D区和第五栅极。

技术领域

本发明的实施例总体涉及半导体领域，更具体地，涉及半导体器件。

背景技术

半导体集成电路(IC)产业已经经历了快速发展。在IC发展过程中，功能密度(即，每单位芯片面积上互连器件的数量)通常在增加，同时几何尺寸(即，使用制造工艺可制造的最小部件(或线))减小。这种按比例缩小工艺通常因提高生产效率和降低相关成本而提供益处。这种按比例缩小还增大了处理和制造IC的复杂度，并且为了实现这些进步，需要IC制造中的类似发展。

例如，随着按比例缩小的继续，传统的6T(6-晶体管)静态随机存取存储器(SRAM)单元在读取和写入操作期间遇到稳定性问题，其中，单元易受噪声的影响。为了克服这种问题，已经提出了8T(8-晶体管)SRAM单元设计，其中，写入端口(具有6个晶体管的写入字线/位线)与读取端口(具有2个晶体管的读取字线/位线)分离。然而，现有的8T SRAM单元并不能完全令人满意。例如，传统的8T SRAM单元中的写入端口中的6个晶体管通常不平衡或不对称，这通常导致Vccmin(最小工作电压)增加。增加的Vccmin导致功耗增大，因此是不期望的。

发明内容

根据本发明的一个方面，提供了一种半导体器件，包括：第一有源区、第二有源区、第三有源区、第四有源区和第五有源区，沿第一方向从第一至第五顺序布置，其中，所述第一有源区、所述第二有源区、所述第三有源区和所述第四有源区分别包括第一晶体管、第二晶体管、第三晶体管和第四晶体管的沟道区和源极/漏极(S/D)区，并且所述第五有源区包括第五晶体管和第六晶体管的沟道区和源极/漏极区；第一栅极、第二栅极、第三栅极、第四栅极、第五栅极和第六栅极，沿所述第一方向定向，其中，所述第一栅极至所述第六栅极分别被配置为设置在所述第一晶体管至所述第六晶体管的沟道区的上方，其中，所述第一栅极和所述第二栅极电连接，并且所述第三栅极和所述第四栅极电连接；一个或多个第一导电部件，电连接所述第一晶体管的源极和漏极区中的一个、所述第二晶体管的源极和漏极区中的一个和所述第三栅极；以及一个或多个第二导电部件，电连接所述第二栅极，所述第三晶体管的源极和漏极区中的一个、所述第四晶体管的源极和漏极区中的一个和所述第五栅极。

根据本发明的另一方面，提供了一种半导体器件，包括：第一半导体鳍、第二半导体鳍、第三半导体鳍、第四半导体鳍和第五半导体鳍，沿第一方向纵向定向并且沿垂直于所述第一方向的第二方向按从第一至第五的顺序布置，其中，所述第一半导体鳍、所述第二半导体鳍、所述第三半导体鳍和所述第四半导体鳍分别包括第一鳍式场效应晶体管、第二鳍式场效应晶体管、第三鳍式场效应晶体管和第四鳍式场效应晶体管的沟道区，并且所述第五半导体鳍包括第五鳍式场效应晶体管和第六鳍式场效应晶体管的沟道区；第一栅叠件、第二栅叠件、第三栅叠件、第四栅叠件、第五栅叠件和第六栅叠件，沿所述第二方向定向，其中，所述第一栅叠件至所述第六栅叠件分别设置在所述第一晶体管至所述第六晶体管的沟道区上方；第一多个导电部件，电连接所述第一晶体管的源极/漏极(S/D)区，所述第二晶体管的源极/漏极区和所述第三栅叠件；以及第二多个导电部件，电连接所述第二栅叠件、所述第三晶体管的源极/漏极区、所述第四晶体管的源极/漏极区和所述第五栅叠件，其中，所述第一栅叠件和所述第二栅叠件电连接，所述第三栅叠件和所述第四栅叠件电连接，所述第一鳍式场效应晶体管和所述第二鳍式场效应晶体管具有相反的导电类型，所述第三鳍式场效应晶体管和所述第四鳍式场效应晶体管具有相反的导电类型，并且所述第五鳍式场效应晶体管和所述第六鳍式场效应晶体管具有相同的导电类型。