[发明专利]氧化铝蚀刻停止层的沉积

说明书

本发明涉及氧化铝蚀刻停止层的沉积。特征为介电常数(k)小于约7(例如介于约4‑6之间)和密度至少约2.5g/cm³(例如介于约3.0‑3.2g/cm³之间)的氧化铝膜被沉积在部分制造的半导体器件上在金属和电介质上以用作蚀刻停止层。使用不会导致金属的氧化损坏的沉积方法沉积膜。沉积涉及使含铝前体(例如三烷基铝)与醇和/或烷氧基铝反应。在一个实现方式中，该方法涉及使三甲基铝流动到容纳具有暴露的金属和电介质层的衬底的处理室；清扫和/或排空处理室；使叔丁醇流动到处理室，并使其与三甲基铝反应以形成氧化铝膜，并重复这些工艺步骤，直至形成所需厚度的膜。

技术领域

本发明涉及半导体衬底处理方法。具体地，本发明涉及在集成电路(IC)制造期间在层间电介质(ILD)上和在金属上沉积电介质蚀刻停止层的方法。

背景技术

在集成电路制造中，金属线(例如铜线)通常嵌入在ILD层中，其中ILD通常是基于多孔氧化硅的介电材料或具有低介电常数的有机聚合物介电材料，例如介电常数为2.2或2.2以下的超低-k(ULK)电介质。使用镶嵌工艺形成这样的嵌入金属线需要图案化和蚀刻ILD以形成通孔和沟槽，然后用金属(例如铜)例如通过使用电镀来填充这些通孔和沟槽。在通孔和沟槽被金属填充之后，第二ILD层被沉积并再次被图案化以形成通孔和沟槽。这些凹陷特征再次用金属填充，使得形成具有嵌入金属线的ILD层的堆叠，其中金属线形成集成电路的导电路径。蚀刻停止层通常沉积在单独的ILD层和金属线上，并且用于IC制造工艺的图案化操作，以保护这些层下方的材料在图案化期间不被蚀刻。例如，半导体衬底可以包括位于两个ILD层之间的蚀刻停止层。当顶部ILD层被图案化和蚀刻(例如，使用氟基化学品)来限定通孔和沟槽时，蚀刻停止层保护蚀刻停止点下方的底部ILD层不被蚀刻。

蚀刻停止层的材料应该相对于被蚀刻的材料显示出良好的蚀刻选择性。换句话说，蚀刻停止层材料应以比暴露的ILD材料(或正在被图案化的其它材料)显著更低的速率进行蚀刻。

蚀刻停止层通常在集成电路制造期间不被完全去除，并且作为较厚的ILD层之间的薄膜保留在最终制造的半导体器件中。常规使用的蚀刻停止层材料的示例包括碳化硅和氮化硅。

发明内容

提供了用于形成高质量的氧化铝层的方法、装置和系统。所提供的方法使得能够沉积氧化铝而不引起上面沉积了该氧化铝的金属层的氧化。这是提供的方法的显著优点，因为金属的氧化导致金属线的增加的电阻，并且因此增加不需要的电阻-电容(RC)延迟。此外，通过本文提供的方法沉积的氧化铝材料非常适合用作蚀刻停止层，因为它们的特征在于低介电常数(k)并且具有高密度。对于蚀刻停止层，低介电常数是非常需要的，因为在处理期间没有从半导体器件中完全去除蚀刻停止层，并且最终器件通常在单个ILD层之间包含薄的蚀刻停止层。为了最小化金属线之间的串扰并减少RC延迟，重要的是使用具有低介电常数的蚀刻停止材料。然而，许多常规的低k材料通常具有相对于ILD材料的相对低的蚀刻选择性。因此，需要具有低介电常数和高蚀刻选择性的材料。蚀刻选择性是与材料密度正相关的特性。因此，期望同时具有低介电常数和高密度的材料。

根据一些实施方式，通过本文提供的方法沉积的氧化铝材料的特征在于介电常数小于约7，例如介于约4-6之间，密度至少为约2.5g/cm³，例如介于约3.0-3.2g/cm³之间(例如，介于约2.6-3.2g/cm³之间)。成形膜的示例包括介电常数小于约6并且密度至少约2.8g/cm³的膜。在一些实现方案中，形成介电常数为约4-6且密度为约3.0-3.2g/cm³的氧化铝膜。