[发明专利]制造半导体器件的方法和半导体器件

说明书

根据本发明的方面，在制造半导体器件的方法中，形成第一半导体层和第二半导体层交替堆叠的鳍结构。在鳍结构上方形成牺牲栅极结构。在牺牲栅极结构上方形成第一覆盖层并且在第一覆盖层上方形成第二覆盖层。形成源极/漏极外延层。在形成源极/漏极外延层之后，去除第二覆盖层，从而在源极/漏极外延层和第一覆盖层之间形成间隙，从间隙暴露鳍结构的一部分。去除间隙中的第一半导体层的一部分，从而在第二半导体层之间形成间隔。用第一绝缘材料填充间隔。本发明实施例涉及制造半导体器件的方法和半导体器件。

技术领域

本发明实施例涉及制造半导体集成电路的方法，并且更具体地，涉及制造包括鳍式场效应晶体管(FinFET)和/或全环栅FET的半导体器件的方法和半导体器件。

背景技术

随着半导体工业在追求更高的器件密度、更高的性能和更低的成本的过程中进入纳米技术工艺节点，来自制造和设计问题的挑战已经引起了诸如多栅极场效应晶体管(FET)(包括fin FET(Fin FET)和全环栅(GAA)FET)的三维设计的发展。在Fin FET中，栅电极邻近沟道区域的三个侧面，其中，栅极介电层插入在栅电极和沟道区域之间。因为栅极结构从三个表面包围(包裹)鳍，因此晶体管基本上具有控制穿过鳍或沟道区域的电流的三个栅极。不幸地，沟道区域的底部(第四侧)远离栅电极并且因此不在封闭栅极的控制下。相比之下，在GAA FET中，沟道区域的所有侧面都由栅电极包围，这允许沟道区域中的更完全的耗尽，并且由于较陡的亚阈值电流摆幅(SS)和较小的漏致势垒降低(DIBL)而导致更少的短沟道效应。随着晶体管尺寸持续按比例缩小至亚10-15nm的技术节点，需要GAA FET的进一步改进。

发明内容

根据本发明的一些实施例，提供了一种制造半导体器件的方法，包括：形成鳍结构，在所述鳍结构中，第一半导体层和第二半导体层交替堆叠；在所述鳍结构上方形成牺牲栅极结构；在所述牺牲栅极结构上方形成第一覆盖层并且在所述第一覆盖层上方形成第二覆盖层；在所述牺牲栅极结构的相对两侧上形成源极/漏极外延层；在形成所述源极/漏极外延层之后，去除所述第二覆盖层，从而在所述源极/漏极外延层和所述第一覆盖层之间形成间隙，从所述间隙暴露所述鳍结构的一部分；去除所述第一半导体层的位于所述间隙中的部分，从而在所述第二半导体层之间形成间隔；以及用第一绝缘材料填充所述间隔。

根据本发明的另一些实施例，还提供了一种制造半导体器件的方法，包括：形成鳍结构，在所述鳍结构中，第一半导体层和第二半导体层交替堆叠；在所述鳍结构上方形成牺牲栅极结构；在所述牺牲栅极结构上方形成第一覆盖层并且在所述第一覆盖层上方形成第二覆盖层；从所述鳍结构的未被所述牺牲栅极结构覆盖的部分去除所述第二半导体层，从而形成包括所述第一半导体层的源极/漏极层；在所述源极/漏极层上方形成源极/漏极外延层；在形成所述源极/漏极外延层之后，去除所述第二覆盖层，从而在所述源极/漏极外延层和所述第一覆盖层之间形成间隙，从所述间隙暴露所述鳍结构的一部分；去除所述第二半导体层的位于所述间隙中的部分，从而在所述第一半导体层之间形成间隔；以及用第一绝缘材料填充所述间隔。

根据本发明的又一些实施例，还提供了一种半导体器件，包括：第一半导体线，设置在衬底上方；第一源极/漏极区域，与所述第一半导体线的端部接触；栅极介电层，设置在所述第一半导体线的每个沟道区域上并且包裹环绕所述第一半导体线的每个沟道区域；栅电极层，设置在所述栅极介电层上并且包裹环绕所述每个沟道区域；以及第一绝缘间隔件，分别设置在间隔中，所述间隔由邻近的第一半导体线、所述栅电极层和所述第一源极/漏极区域限定，其中，与所述第一源极/漏极区域接触的所述第一绝缘间隔件的端面垂直对准。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。