[发明专利]一种NAND串结构及其制备方法

说明书

本发明公开了一种NAND串结构，包括垂直贯穿等级层堆栈的通道孔，形成在通道孔内的介质层，以及形成在介质层内的半导体通道层；在通道孔的第一端，半导体通道层穿过介质层的开口与第一结构接触，介质层的开口在对初始介质层进行打孔刻蚀时形成，并在所述打孔刻蚀后的再次刻蚀工艺中被展宽；初始介质层覆盖所述通道孔的第一端。本发明能有效提升半导体通道层与硅外延层的接触面积，进而能显著降低半导体通道与硅外延层的接触电阻，实现良好的电性连接。

技术领域

本发明涉及一种NAND串结构及其制备方法，属于3D NAND存储器制造技术领域。

背景技术

随着对高度集成电子装置的持续重视，对以更高的速度和更低的功率运行并具有增大的器件密度的半导体存储器件存在持续的需求。为达到这一目的，已经发展了具有更小尺寸的器件和具有以水平和垂直阵列布置的晶体管单元的多层器件。3D NAND是业界所研发的一种新兴的闪存类型，通过垂直堆叠多层数据存储单元来解决2D或者平面NAND闪存带来的限制，其具备卓越的精度，支持在更小的空间内容纳更高的存储容量，可打造出存储容量比同类NAND技术高达数倍的存储设备，进而有效降低成本和能耗，能全面满足众多消费类移动设备和要求最严苛的企业部署的需求。

在NAND串的制备工艺中，存在以下问题：1、在对通道孔内叠层进行打孔刻蚀时，由于通道孔内叠层具有一定厚度且通道孔内的关键尺寸较小，打孔刻蚀的刻蚀窗口较小，容易产生刻蚀不完全的问题；2、由于打孔刻蚀后在通道孔内形成的开口较小，随后形成的半导体通道通过所述开口与其他结构形成接触时的接触面积也较小，致使对应的接触电阻很高，难以实现有效的电性连接。

因此，如何有效降低NAND串半导体通道与其他结构的接触电阻，是目前亟待解决的问题。

发明内容

本发明提供了一种NAND串结构及其制备方法，通过增大打孔刻蚀窗口以克服打孔刻蚀中存在的刻蚀不完全问题，并通过增大半导体通道层与其他结构形成接触时的接触面积，以降低对应的接触电阻，进而提高半导体通道层与其他结构的电性连接性能。

按照本发明的一个方面，提供了一种NAND串结构，包括垂直贯穿等级层堆栈的通道孔，形成在所述通道孔内的介质层，以及形成在所述介质层内的半导体通道层；在所述通道孔的第一端，所述半导体通道层穿过所述介质层的开口，用于与第一结构接触，所述介质层的开口在对初始介质层进行打孔刻蚀时形成，并在所述打孔刻蚀后的再次刻蚀工艺中被展宽，所述展宽是指增大介质层的开口的孔径；所述初始介质层覆盖所述通道孔的第一端,所述介质层由所述初始介质层形成。

优选地，所述第一结构为硅外延层。

优选地，所述硅外延层上存在凹陷，所述半导体通道层与所述凹陷内壁及所述凹陷外围的所述硅外延层表面接触。

优选地，等级层堆栈形成在硅基板上，所述硅外延层从所述硅基板的掺杂区上外延生长得到。

优选地，所述第一结构为其他的NAND串结构，或者所述第一结构为导电触点。

按照本发明的另一个方面，提供了一种NAND存储器，包括上述NAND串结构。

优选地，所述NAND存储器还包括与所述NAND串结构的半导体通道层接触的第一结构，所述第一结构为硅外延层，或者所述第一结构为其他的NAND串结构，或者所述第一结构为导电触点。

按照本发明的又一个方面，提供了一种NAND串的制备方法，包括如下步骤：

形成垂直贯穿等级层堆栈的通道孔；

在通道孔内形成介质层和覆盖介质层的保护层，介质层和保护层覆盖通道孔的第一端；

去除通道孔的第一端的部分介质层和保护层，在通道孔的第一端形成开口；