[发明专利]一种ESD钳位电路及集成电路

说明书

本发明公开了一种ESD钳位电路及集成电路，该钳位电路包括：电容、电阻、第一P型晶体管、第二P型晶体管、第三P型晶体管、第一N型晶体管、第二N型晶体管、第三N型晶体管、第四N型晶体管、第五N型晶体管和第六N型晶体管；其中，第二N型晶体管的源极与第三N型晶体管的漏极连接，第二N型晶体管的漏极与电源之间连接有电容，第二N型晶体管的栅极与第二N型晶体管的漏极连接；第三N型晶体管的源极接地，第三N型晶体管的栅极与第三N型晶体管的漏极连接。本发明提供的电路，用以解决现有技术中用于静电保护的钳位电路存在的占用版图面积过大的技术问题。实现了减小版图面积的技术效果。

技术领域

本发明涉及半导体领域，尤其涉及一种ESD钳位电路及集成电路。

背景技术

随着集成电路工艺的进步，金属氧化物半导体场效应晶体管 (Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET)的特征尺寸越来越小，栅氧化层的厚度也越来越薄，在这种趋势下，使用高性能的静电放电 (Electron Static Discharge,ESD)防护器件来泄放静电电荷以保护栅极氧化层显得十分重要。在集成电路的静电放电时会产生数百甚至数千伏特的高压，将集成电路中输入级的栅氧化层击穿。为了能够承受如此高的静电放电电压，集成电路产品通常必须使用具有高性能、高耐受力的静电放电保护器件。

随着绝缘衬底上的硅(Silicon-On-Insulator，SOI)技术的快速进展，SOI 集成电路的ESD保护已成为一个主要的可靠性设计问题。如图1所示的钳位电路Power Clamp101被经常用在SOI集成电路VDD和VSS之间进行ESD保护，一般的检测电路RC触发的Power clamp，基于RC时间常数的控制电路被设计用来控制NMOS器件的导通，该NMOS器件的漏极(drain)连接到VDD，其源极(source)连接到VSS。当有ESD电压出现跨在VDD与VSS电源线之间时，该NMOS器件即会被导通而在VDD与VSS之间形成一暂时性的低阻抗通路，ESD放电电流即由该NMOS器件泄放掉。利用此ESD箝制电路，可以有效地防护VDD对VSS的ESD放电。

一般的RC触发的Power clamp，为了能有效的泄放ESD电流，RC时间常数需要设计为0.5us-1us,如此大的RC时间常数需要比较大的电容和电阻，一般电容为10pF,电阻为100K。故在集成电路版图设计时，电阻和电容需要比较大版图面积。同时，比较大的电容会有噪声误触发的问题。

也就是说，现有技术中用于静电保护的钳位电路存在占用版图面积过大的技术问题。

发明内容

本发明通过提供一种ESD钳位电路及集成电路，解决了现有技术中用于静电保护的钳位电路存在的占用版图面积过大的技术问题。

一方面，为解决上述技术问题，本发明的实施例提供了如下技术方案：

一种ESD钳位电路，包括：

电容、电阻、第一P型晶体管、第二P型晶体管、第三P型晶体管、第一 N型晶体管、第二N型晶体管、第三N型晶体管、第四N型晶体管、第五N 型晶体管和第六N型晶体管；