[发明专利]面向近阈值低电压的时序监测单元及监测系统

说明书

本发明公开了面向近阈值低电压的时序监测单元及监测系统，涉及基于片上时序检测的自适应频率调节技术，属于集成电路低功耗设计的技术领域。本发明提供的监测单元以较低的电路成本实现了面向近阈值电压的时监测，通过搭建包含频率控制状态机、锁相环、快速时钟调节模块的监测系统实现系统频率的自适应调节，解决了面向常规电压设计的时序监测电路难以正确工作在近阈值区域以及少有的能面向近阈值电压区工作的时序监测单元面积大且成本高的技术问题。

技术领域

本发明公开了面向近阈值低电压的时序监测单元及监测系统，涉及基于片上时序检测的自适应频率调节技术，属于集成电路低功耗设计的技术领域。

背景技术

随着集成电路(Integrated Circuit,IC)工艺尺寸的逐渐缩小，工艺、电压、温度(Process-Voltage-Temperature,PVT)等偏差对电路的影响也会增大。IC设计者通常会通过预留时序余量的方式保证芯片在最坏情况的PVT环境下也能够正常工作。“最坏情况”是指对电路时序造成负面影响的各种不利因素同时出现的情况，但在芯片实际工作中，最坏情况很少发生甚至不发生，这就导致了设计过于保守，造成了芯片性能和功耗的浪费。

片上时序监测技术通过在电路中加入时序监测单元监测PVT偏差对关键路径时序的影响并根据监测的信息自适应地调节工作频率，有效释放预留的时序余量进而提升性能，抑制PVT偏差对电路的影响。片上时序监测技术主要可以分为出错改错型和时序预测型两类。时序预测型监测单元需要在时钟上升沿之前预留一小段时序余量，预留的小段时序余量称为“监测窗口”，如果监测窗口内发生数据跳变，则说明关键路径的时序已经比较紧张，需要做降低频率的处理。时序预测型监测单元由于不需要额外增加系统级的恢复机制而具有优势。传统的时序预测型监测单元通过在关键的数据路径上人为搭建延时链来产生监测窗口，但延时链会带来过大的面积和功耗代价；同时，在近阈值区域，电源电压的下降造成了PVT偏差对电路延时的影响更大甚至使得电路延时的偏差增大数倍，因此在近阈值低电压下更有必要进行在线时序监测来降低PVT偏差的影响。然而，工作电压的降低导致电路的延时性能大大下降，这使得时序监测电路的功能和稳定性都受到极大影响。目前，大部分的时序监测电路都是面向常规电压区设计的，难以正确工作在近阈值区域；极少数的能面向近阈值区工作的时序监测单元则面临晶体管数量太大的问题，从而使得面积代价太高。

发明内容

本发明的发明目的是针对上述背景技术的不足，提供了面向近阈值低电压的时序监测单元及监测系统，以较低的电路成本实现了面向近阈值电压的时监测，通过搭建包含频率控制状态机、锁相环、快速时钟调节模块的监测系统实现系统频率的自适应调节，解决了面向常规电压设计的时序监测电路难以正确工作在近阈值区域以及少有的能面向近阈值电压区工作的时序监测单元面积大且成本高的技术问题。

本发明为实现上述发明目的采用如下技术方案：

面向近阈值低电压的时序监测单元，包括：第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、反相器、与非门，

第一PMOS管的源端接电源，第一PMOS管的栅端与第一NMOS管的栅端并接后接在关键路径的末端，第一NMOS管的源端接地，第一PMOS管的漏端、第二NMOS管的漏端、第二PMOS管的源端并接在一起，第二NMOS管的源端、第二PMOS管的漏端、第一NMOS管的漏端并接在一起，第二NMOS管的栅端接时钟信号，第二PMOS管的栅端接与时钟信号相非的信号，反相器的输入端接第一PMOS管的漏端，与非门的一个输入端接反相器的输出端，与非门的另一个输入端接第一NMOS管的漏端，与非门在时钟信号低相位时监测关键路径的时序并在关键路径时序紧张时输出预警信号。

面向近阈值低电压的监测系统，包括：

包含至少一个时序监测单元的时序监测单元组，每个时序监测单元的输入端分别接在一个关键路径的末端，各时序监测单元在时钟信号低相位时监测与其连接的关键路径的时序并在关键路径时序紧张时输出预警信号，