[发明专利]MTP器件及其制造方法

说明书

技术领域

本发明涉及半导体集成电路制造领域，特别是涉及一种多次可编程(Multi-Time Programmable，MTP)器件。本发明还涉及一种MTP器件的制造方法。

背景技术

如图1所示，是现有MTP器件的俯视面结构图；包括：

形成于半导体衬底如硅衬底上的P阱101、第一N阱102和第二N阱103，在P阱101中形成有3个NMOS管，分别为NMOS管201、202和203，3个NMOS管分别具有多晶硅栅1041、1042和1043,3个NMOS管共包括4个N+区分别为N+区105a、105b、105c和105d，其中N+区105b和105c为两个相邻的NMOS管共用。

多晶硅栅1042为浮栅即多晶硅浮栅(FG)，多晶硅浮栅1042的一侧延伸到第二N阱103上形成编程耦合结构205，编程耦合结构205对应的多晶硅浮栅1042的延伸端用标记1042b表示；在多晶硅栅1042的延伸端1042b的两侧的第二N阱103中形成有P+区106b。编程耦合结构205呈一电容结构，并通过由P+区106b和多晶硅栅1042的延伸端1042b组成的电容进行对多晶硅浮栅1042的编程即注入电子。

多晶硅浮栅1042的另一侧延伸到第一N阱102上形成擦除结构204，擦除结构204对应的多晶硅浮栅1042的延伸端用标记1042a表示；在多晶硅栅1042的延伸端1042a的两侧的第一N阱103中形成有P+区106a。擦除结构204呈一电容结构，并通过由P+区106a和多晶硅栅1042的延伸端1042a组成的电容进行对多晶硅浮栅1042的擦除即擦除电子。

如图2所示，是图1所示结构的等效电路图；如图3所示，是图1所示结构的立体图；多晶硅栅1041会通过接触孔302连接到由正面金属层组成的电极，该电极输入栅选择信号SG；同样多晶硅栅1043的顶部会连接到字线WL；NMOS管201的源区即N+区105a会连接到源线SL，同时，NMOS管201、202和203的衬底电极即P阱101也连接到源线SL；NMOS管203的漏区即N+区105d会连接到位线BL。编程耦合结构205的P+区106b会连接到编程信号CL；擦除结构204的P+区106a会连接到擦除信号EL。和信号线相连的各电极都是由正面金属层组成并通过接触孔302和底部的掺杂区连接。

图3中显示了进行擦除时各电极所加信号的大小；擦除结构204的电容结构主要是由多晶硅浮栅1042a和位于其底部的P+区106a之间的第一N阱102组成的沟道区组成。由图3可知，擦除时，栅选择信号SG加5V，字线WL加5V，所以多晶硅浮栅1042两侧的NMOS管201和203都开启；源线SL为0V，位线为0V，编程信号CL为0V，所以，在多晶硅浮栅1042两侧无横向电场。

由于编程(PGM)之后在多晶硅浮栅1042中存在大量电子，存在负耦合偏压，即NMOS管202处于截止状态。编程信号CL为0V。图3张，在擦除结构204中还存在用于收集擦除电子的N+区105e，N+区105e的顶部连接收集信号E1，擦除时，擦除信号EL以及收集信号都设为VEE，VEE为一能使多晶硅浮栅1042中的编程电子能通过FN隧穿进入到第一N阱102中的电压。所以，EL上的电压VEE会形成纵向电场使得多晶硅浮栅1042中的电子在延伸端1042a处通过FN隧穿方式隧穿到第一N阱102，再从通过收集信号E1端将电子收集并泄放。如图4所示，是图3中的擦除结构的剖面图。图3中的标记301所示的能带图显示了FN隧穿的能带结构。

现有MTP一直存在N+区105e对有源区(OD)的套准精度(overlay)的工艺余量(margin)不足问题，引起擦除(Erase)效率不够，导致相关的MTP测试失效。

发明内容

本发明所要解决的技术问题是提供一种MTP器件，能提高器件的擦除效率，防止MTP擦除失败以及由此而带来的测试失效的问题。为此，本发明还提供一种MTP器件的制造方法。

为解决上述技术问题，本发明提供的MTP器件，其特征在于，包括：由第一NMOS管组成的选择管，由第二NMOS管组成的存储管，由第三NMOS管组成的字线管。

所述第一NMOS管、所述第二NMOS管和所述第三NMOS管都形成于P阱中，所述第一NMOS管的多晶硅栅连接栅选择信号，所述第二NMOS管的多晶硅栅为多晶硅浮栅，所述第三NMOS的多晶硅栅连接字线。