[发明专利]用于并串转换的新型锁存器

说明书

技术领域

本发明涉及集成电路领域，尤其涉及并串转换的串口电路设计。具体讲,涉及用于并串转换的新型锁存器。

背景技术

一个传统的触发器只有数据存储的功能，不能直接完成数据的复用，一般会分别用电流模逻辑(CML)的复用器完成数据的复用，用电流模逻辑(CML)锁存器完成数据的存储。所以传统的并串转换电路结构使用触发器作为时序电路的一部分，将会使用较多的门来实现数据的复用，将会使电路面积会有较大的消耗。在串口电路中，并串转换是将低速的并行数据转换成高速的串行数据。多路复用器(MUX)是并串转换电路的重要部分，但是在大多数的并串转换电路中应用了大量传统触发器(FF)来实现多路复功能和数据存储功能，所以传统的并串转换电路使用的触发器增加了电路面积的花费。

发明内容

为克服现有技术的不足，本发明旨在提出一种新的电路结构，可以实现多路复用和数据存储的功能，在完成同样并行数据转换成串行数据的情况下，可以减小电路在面积上的花费。本发明采用的技术方案是，用于并串转换的新型锁存器，由两个电阻R1、R2，六个PMOS管M1、M2、M3、M4、M5和M6，三个NMOS管M7、M8、M9和一个电流源I组成，连接关系如下：电流源的速出接地，输入接节点A；NMOS管M7的栅极接P0，源极接节点A漏极接节点B，衬底接地；NMOS管M8的栅极接P1,源极接节点A，漏极接节点D，衬底接地；NMOS管M9的栅极接时钟CLK，源极接节点A,漏极接节点C,衬底接地；PMOS管M1的栅极接IN0,源极接节点F,漏极接节点B,衬底接电源；PMOS管M2的栅极接IN0,源极接节点,漏极接节点B,衬底接电源；PMOS管M3的栅极接IN1,源极接节点F,漏极接节点,衬底接电源；PMOS管M4的栅极接IN1,源极接节点E,漏极接节点D,衬底接电源；PMOS管M5的栅极接PMOS管M6的源极,源极接节点F,漏极接节点C,衬底接电源；M6的栅极接PMOS管M5的源极,源极接节点E,漏极接节点C,衬底接电源；电阻R1的端1接电源，端2接节点F；电阻R2的端1接电源，端2接节点E；节点E和F作为输出；三个控制信号CLK、P0、P1用于维持和选择输入信号，CLK的频率是P0和P1的两倍时钟信号的占空比为50％，P0和P1的占空比为20％，用于分别来选择输入信号IN0和IN1。

当时钟CLK为低电平的时候不管选择信号P0和P1的电平高低，此时电路用于存储输入的逻辑电平IN0和IN1；当时钟CLK为高电平时，如果选择信号P0为高电平P1为低电平则电路输出IN0的数据，如果选择信号P1为高电平P0为低电平则输出IN1的数据。

本发明的特点及有益效果是：

本发明的提出的电路结构，可以用于高速并串转换。相比于传统电路结构分别用复用器和锁存器实现多路并行数据转换为一路串行数据，本发明实现并串转换可以在一个时钟周期实现数据的复用和存储，从而大大节省了电路实现所需的晶体管数量，使得芯片面积的花费减小。

附图说明：

图1本发明提出集复用器和锁存器于一身的电路结构。

图2本发明提出的电路结构运行时的时序图。

图3用提出的电路结构实现的4到1并串转换电路。

具体实施方式

本发明结合传统的电流模复用器和锁存器其提出了一种可实现数据存储的同时完成数据复用的电路结构，本发明提出的一种电路结构如图一所示。本发明提出的实现数据复用和存储的电路结构由两个电阻R1、R2，六个PMOS管M1、M2、M3、M4、M5和M6，三个NMOS管M7、M8、M9和一个电流源I组成。各个组件的连接关系如下：电流源的速出接地，输入接节点A；NMOS管M7的栅极接P0，源极接节点A漏极接节点B，衬底接地；NMOS管M8的栅极接P1,源极接节点A，漏极接节点D，衬底接地；NMOS管M9的栅极接CLK，源极接节点A,漏极接节点C,衬底接地；PMOS管M1的栅极接IN0,源极接节点F,漏极接节点B,衬底接电源；PMOS管M2的栅极接IN0,源极接节点,漏极接节点B,衬底接电源；PMOS管M3的栅极接IN1,源极接节点F,漏极接节点,衬底接电源；PMOS管M4的栅极接IN1,源极接节点E,漏极接节点D,衬底接电源；PMOS管M5的栅极接PMOS管M6的源极,源极接节点F,漏极接节点C,衬底接电源；M6的栅极接PMOS管M5的源极,源极接节点E,漏极接节点C,衬底接电源；电阻R1的端1接电源，端2接节点F；电阻R2的端1接电源，端2接节点E；节点E和F作为输出。