[发明专利]用于并串转换的新型锁存器

权利要求书

1.一种用于并串转换的新型锁存器，其特征是，由两个电阻R1、R2，六个PMOS管M1、M2、M3、M4、M5和M6，三个NMOS管M7、M8、M9和一个电流源I组成，连接关系如下：电流源的速出接地，输入接节点A；NMOS管M7的栅极接P0，源极接节点A漏极接节点B，衬底接地；NMOS管M8的栅极接P1,源极接节点A，漏极接节点D，衬底接地；NMOS管M9的栅极接时钟CLK，源极接节点A,漏极接节点C,衬底接地；PMOS管M1的栅极接IN0,源极接节点F,漏极接节点B,衬底接电源；PMOS管M2的栅极接IN0,源极接节点,漏极接节点B,衬底接电源；PMOS管M3的栅极接IN1,源极接节点F,漏极接节点,衬底接电源；PMOS管M4的栅极接IN1,源极接节点E,漏极接节点D,衬底接电源；PMOS管M5的栅极接PMOS管M6的源极,源极接节点F,漏极接节点C,衬底接电源；M6的栅极接PMOS管M5的源极,源极接节点E,漏极接节点C,衬底接电源；电阻R1的端1接电源，端2接节点F；电阻R2的端1接电源，端2接节点E；节点E和F作为输出；三个控制信号CLK、P0、P1用于维持和选择输入信号，CLK的频率是P0和P1的两倍时钟信号的占空比为50％，P0和P1的占空比为20％，用于分别来选择输入信号IN0和IN1。

2.如权利要求1所述的用于并串转换的新型锁存器，其特征是，当时钟CLK为低电平的时候不管选择信号P0和P1的电平高低，此时电路用于存储输入的逻辑电平IN0和IN1；当时钟CLK为高电平时，如果选择信号P0为高电平P1为低电平则电路输出IN0的数据，如果选择信号P1为高电平P0为低电平则输出IN1的数据。