[发明专利]一种外延工艺下多电源电压集成电路ESD保护网络

说明书

技术领域

本发明涉及一种外延工艺下多电源电压集成电路ESD保护网络，属于集成电路设计领域。

背景技术

提高集成电路的高性能和低功耗是集成电路行业追逐的目标，静电放电却是集成电路领域面临的一个严重的可靠性问题，所以规避ESD失效风险，提高ESD效率成为迫在眉睫的事情。外延工艺因能显着提高集成电路性能而广泛应用，但是外延工艺会使集成电路的常规ESD保护结构(GGNMOS)存在失效风险，这对ESD设计是一个新的挑战。同时为了提高电路性能、降低功耗，集成电路的内部电路会使用低电源电压，而输入输出单元需要使用高电源电压，即集成电路往往设计为多电源电压电路。多电源电压的集成电路在ESD测试时，电源分组增加，分组越多，则ESD测试组合将越多，因此在进行ESD保护设计时，要考虑为每一种组合都提供有效的ESD泄放通路，这就需要为不同的电源电压设计合适的ESD器件类型来满足ESD防护要求，还需要为不同电压域之间提供合理的ESD保护结构，确保ESD电流泄放通路，这使得多电源电压集成电路的ESD设计相当有难度。

发明内容

本发明的技术解决问题是：克服现有技术的不足，提供一种外延工艺下多电源电压集成电路ESD保护网络，可以解决外延工艺下常规ESD设计(GGNMOS)保护失效问题，还可以解决多电源电压的集成电路ESD设计复杂难度大问题，有效的实现多电源电压集成电路中的ESD保护。

本发明的技术解决方案是：一种外延工艺下多电源电压集成电路ESD保护网络，包括电源V_IO、地VSS_IO、电源V_CORE、地VSS_CORE、二极管DD1、二极管DD2、二极管DD3、第一V_IO SCR保护电路、第二V_IO SCR保护电路、第三V_IO SCR保护电路、V_CORE SCR保护电路以及IO PAD；V_IO>V_CORE；

电源V_CORE通过V_CORE SCR保护电路与地VSS_CORE连接；电源V_CORE通过二极管DD1与电源V_IO连接，其中电源V_CORE与二极管DD1的正极连接，二极管DD1的负极与电源V_IO连接；

地VSS_CORE通过二极管DD2和二极管DD3组成的通路与地VSS_IO连接，其中地VSS_CORE同时与二极管DD2的正极、二极管DD3的负极连接，二极管DD2的负极、二极管DD3的正极同时与地VSS_IO连接；

电源V_IO通过第一V_IO SCR保护电路与地VSS_IO连接；电源V_IO通过第二V_IO SCR保护电路与IO PAD连接；地VSS_IO通过第三V_IO SCR保护电路与地VSS_IO连接；所述IO PAD与待保护的内核电路连接。

所述第一V_IO SCR保护电路包括PNP晶体管Q1、NPN晶体管Q2、NMOS管M1、电阻R1和电阻R2；

PNP晶体管Q1的发射极接电源V_IO，PNP晶体管Q1的集电极与NPN晶体管Q2的基极连接，电阻R1跨接在PNP晶体管Q1的发射极和基极之间；

NPN晶体管Q2的发射极接地VSS_IO，电阻R2跨接在NPN晶体管Q2的基极和发射极之间；

NMOS管M1的漏端、NPN晶体管Q2的集电极同时与PNP晶体管Q1的基极连接，NMOS管M1的栅端、源端、衬端相连后与地VSS_IO连接。

所述NMOS管使用内核NMOS管。

所述V_CORE SCR保护电路包括PNP晶体管Q3、NPN晶体管Q4、电阻R3、电阻R4、n个二极管组成的串联电路；

PNP晶体管Q3的发射极接电源V_CORE，PNP晶体管Q3的集电极与NPN晶体管Q4的基极连接，电阻R3跨接在PNP晶体管Q3的发射极和基极之间；