[发明专利]一种外延工艺下多电源电压集成电路ESD保护网络

权利要求书

1.一种外延工艺下多电源电压集成电路ESD保护网络，其特征在于：包括电源V_IO、地VSS_IO、电源V_CORE、地VSS_CORE、二极管DD1、二极管DD2、二极管DD3、第一V_IO SCR保护电路、第二V_IO SCR保护电路、第三V_IO SCR保护电路、V_CORE SCR保护电路以及IO PAD；V_IO>V_CORE；

电源V_CORE通过V_CORE SCR保护电路与地VSS_CORE连接；电源V_CORE通过二极管DD1与电源V_IO连接，其中电源V_CORE与二极管DD1的正极连接，二极管DD1的负极与电源V_IO连接；

地VSS_CORE通过二极管DD2和二极管DD3组成的通路与地VSS_IO连接，其中地VSS_CORE同时与二极管DD2的正极、二极管DD3的负极连接，二极管DD2的负极、二极管DD3的正极同时与地VSS_IO连接；

电源V_IO通过第一V_IO SCR保护电路与地VSS_IO连接；电源V_IO通过第二V_IO SCR保护电路与IO PAD连接；地VSS_IO通过第三V_IO SCR保护电路与地VSS_IO连接；所述IO PAD与待保护的内核电路连接。

2.根据权利要求1所述的一种外延工艺下多电源电压集成电路ESD保护网络，其特征在于：所述第一V_IO SCR保护电路包括PNP晶体管Q1、NPN晶体管Q2、NMOS管M1、电阻R1和电阻R2；

PNP晶体管Q1的发射极接电源V_IO，PNP晶体管Q1的集电极与NPN晶体管Q2的基极连接，电阻R1跨接在PNP晶体管Q1的发射极和基极之间；

NPN晶体管Q2的发射极接地VSS_IO，电阻R2跨接在NPN晶体管Q2的基极和发射极之间；

NMOS管M1的漏端、NPN晶体管Q2的集电极同时与PNP晶体管Q1的基极连接，NMOS管M1的栅端、源端、衬端相连后与地VSS_IO连接。

3.根据权利要求2所述的一种外延工艺下多电源电压集成电路ESD保护网络，其特征在于：所述NMOS管使用内核NMOS管。

4.根据权利要求1所述的一种外延工艺下多电源电压集成电路ESD保护网络，其特征在于：所述V_CORE SCR保护电路包括PNP晶体管Q3、NPN晶体管Q4、电阻R3、电阻R4、n个二极管组成的串联电路；

PNP晶体管Q3的发射极接电源V_CORE，PNP晶体管Q3的集电极与NPN晶体管Q4的基极连接，电阻R3跨接在PNP晶体管Q3的发射极和基极之间；

NPN晶体管Q4的发射极接地VSS_CORE，NPN晶体管Q4的集电极与PNP晶体管Q3的基极连接，电阻R4跨接在NPN晶体管Q4的的发射极和基极之间；

n个二极管组成的串联电路正极与PNP晶体管Q3的基极连接，负极与地VSS_CORE连接。

5.根据权利要求4所述的一种外延工艺下多电源电压集成电路ESD保护网络，其特征在于：所述n满足1.1*V_CORE<0.7*n<V_BG，其中V_BG表示内核NMOS管的栅氧击穿电压。