[发明专利]静电放电保护结构及其形成方法

说明书

一种静电放电保护结构及其形成方法，形成方法包括：形成基底，所述基底包括衬底、位于所述衬底上的栅极结构以及分别位于所述栅极结构两侧衬底内的第一掺杂区和第二掺杂区；在所述第一掺杂区的衬底内形成间隔设置的至少两个掺杂外延层；形成与所述掺杂外延层电连接的第一插塞和与所述第二掺杂区电连接的第二插塞。通过所述第一掺杂区和所述至少两个掺杂外延层构成所述静电放电保护结构的漏极，能够有效提高所述静电放电保护结构漏极掺杂离子浓度的梯度，从而能够降低所述静电放电保护的触发电压。

技术领域

本发明涉及半导体制造领域，特别涉及一种静电放电保护结构及其形成方法。

背景技术

此外，随着半导体工艺技术能力的不断提高，半导体器件的尺寸不断缩小。静电放电(Electrostatic Discharge，ESD)对半导体集成电路的危害变得原来越显著。而且随着半导体芯片的广泛运用，导致半导体芯片受到静电损伤的因素也越来越多。据统计，集成电路失效的产品中35％是由于静电放电问题所引起的。

为了改善半导体芯片的静电放电问题，减少半导体器件受损现象的出现，在现有的芯片设计中，常采用静电放电(ESD，Electrostatic Discharge)保护结构以减少芯片损伤。现有的静电放电保护结构的设计和应用包括：栅接地N型场效应晶体管(Gate GroundedNMOS，简称GGNMOS)保护结构、浅沟槽隔离结构二极管(STI diode)保护结构、栅控二极管(Gated diode)保护结构、横向扩散场效应晶体管(Laterally Diffused MOS，简称LDMOS)保护结构、双极结型晶体管(Bipolar Junction Transistor，简称BJT)保护结构等。

但是现有的静电放电保护结构的触发电压往往过高，导致所述静电放电保护结构难以发挥其保护作用，难以满足芯片的静电放电保护功能的要求。

发明内容

本发明解决的问题是提供一种静电放电保护结构及其形成方法，以降低触发电压，以满足芯片静电放电保护功能的要求。

为解决上述问题，本发明提供一种静电放电保护结构的形成方法，包括：形成基底，所述基底包括衬底、位于所述衬底上的栅极结构以及分别位于所述栅极结构两侧衬底内的第一掺杂区和第二掺杂区；在所述第一掺杂区的衬底内形成至少两个掺杂外延层，所述至少两个掺杂外延层间隔设置；形成与所述掺杂外延层电连接的第一插塞和与所述第二掺杂区电连接的第二插塞。

可选的，所述掺杂外延层的材料与所述衬底的材料不同。

可选的，所述衬底材料为硅；所述掺杂外延层材料为掺杂的锗硅或掺杂的碳硅。

可选的，所述掺杂外延层的掺杂浓度在1E19atom/cm³到1E21atom/cm³范围内。

可选的，所述掺杂外延层为“Σ”形的外延层。

可选的，形成所述掺杂外延层的步骤包括：在所述第一掺杂区的衬底内形成至少两个凹槽；在所述凹槽内形成所述掺杂外延层。

可选的，通过外延生长的方式在所述凹槽内形成所述掺杂外延层。

可选的，在外延生长形成所述掺杂外延层的过程中，进行原位离子掺杂。

可选的，所述形成方法还包括：形成所述掺杂外延层之后，形成所述第一插塞和所述第二插塞之前，进行静电放电注入，在所述衬底内形成静电放电掺杂区，所述静电放电掺杂区位于所述至少两个掺杂外延层下方。

可选的，所述形成方法还包括：形成所述至少两个外延层之后，进行所述静电放电注入之前，在所述基底上形成图形化的掩膜层，所述掩膜层内具有底部露出所述掺杂外延层的开口；对形成有所述掩膜层的基底进行所述静电放电注入。