[发明专利]用于DDR SDRAM接口的DRAM辅助纠错方法

说明书

提供了用于DDR SDRAM接口的DRAM辅助纠错机制。一种使用双倍数据速率(DDR)接口来纠正动态随机存取存储器模块(DRAM)的存储器错误的方法包括：使用存储器控制器进行包括多个突发的存储器事务，以将数据从DRAM的数据芯片发送到存储器控制器；使用DRAM的ECC芯片检测一个更或多个错误；使用DRAM的ECC芯片确定具有错误的突发的数量；确定具有错误的突发的数量是否大于阈值数量；确定错误的类型；基于确定的错误的类型来指引存储器控制器，其中，DRAM包括每个存储器通道单个ECC芯片。

本申请要求在美国专利商标局于2016年8月15日提交的美国临时申请62/375,381和于2016年10月5日提交的美国非临时申请15/286,460的优先权和权益，这些美国申请的全部内容通过引用包含于此。

技术领域

根据本发明的实施例的一个或更多个方面涉及用于存储器纠错的方法和机制。

背景技术

双倍数据速率同步动态随机存取存储器(DDR SDRAM)是计算机中使用的一种类型的存储器集成电路(IC)。DDR SDRAM能够通过使用电子数据和时钟信号的时序控制来实现更快的传输速率，并且能够在时钟信号的上升沿和下降沿传输数据，从而与利用相同时钟频率的单倍数据速率(SDR)SDRAM接口相比，有效地加倍数据总线带宽，并且实现几乎两倍的带宽。

在数据存储期间，不同代的DRAM能够使用纠错码(ECC)存储器来检测并有时纠正常见类型的数据损坏。ECC存储器通过使用奇偶校验而不受单比特错误的影响。在DRAM系统中，奇偶校验通过以下操作来完成：存储表示存储在存储器(例如，存储在奇偶校验装置中，或者存储在DRAM模块的ECC芯片中)的数据(例如，一个字节的数据)的奇偶校验(奇数或偶数)的冗余奇偶校验位，独立地计算奇偶校验，并且将存储的奇偶校验与计算的奇偶校验进行比较来检测是否发生了数据错误/存储器错误。

因此，为了确保可对应于数据字或数据符号的从DRAM模块(例如，双列直插式存储器模块(DIMM))恢复的数据与写入DRAM模块的数据相同，ECC可以纠正当数据的一个或更多个位被翻转到错误状态时出现的错误。

也就是说，通过使用ECC冗余，ECC芯片能够进行单纠错双检错(SEC-DED)，这意味着ECC芯片能够检测在单个突发中出现的两个错误的存在，并且在孤立地发生时也能够纠正单个错误比特。也就是说，如果一个数据芯片被损坏或丢失，则通过使用剩余的数据芯片的数据和ECC芯片的ECC数据，可以重构损坏或丢失的数据芯片的数据。

另外，DRAM系统可以具有用于擦除或禁用非功能数据芯片的芯片删除(chipkill)机制。用于DDR4的各种芯片删除机制的每个存储器通道使用两个或更多个ECC装置/芯片来检测、定位和擦除非功能芯片。

例如，正常DDR4具有8n的预取长度、突发长度8(即，每个存储器事务8个突发)以及64位的存储器通道宽度，其中，n是相应系统架构中使用的数据的接口宽度的位数(例如，如果接口宽度为4位，则相应DDR4系统的预取长度为32位)。因此，DDR4将针对每个存储器事务发送512位。

为了继续增加DDR接口带宽，新的DDR接口可以增加预取长度。这种新的DDR接口可以具有16n的预取长度，这是当前DDR4接口的预取长度的两倍。因此，新的DDR接口针对每个存储器事务传输两倍通过DDR4系统传输的数据量。这种新的DDR接口也可以具有突发长度16(即，在每个单独的存储器事务中16个数据突发)以及每个存储器通道32位的存储器通道宽度，并且因此也将每个存储器事务每个存储器通道传输512位。然而，这种DDR接口具有每个DIMM两个存储器通道，每个DIMM是在包括用于实现与计算机主板的连接的多个芯片引脚的电路板上具有多个DRAM芯片的模块。DDR DIMM的两个存储器通道有效地彼此独立地工作。