[发明专利]元件芯片的制造方法

说明书

一种元件芯片的制造方法，不使生产性下降地抑制凸块的由等离子体所引起的劣化及损伤的同时对基板进行单片化。包括：准备工序，准备具备具有露出的凸块的第1面及第2面且具备由分割区域划分的多个元件区域的基板；凸块埋入工序，将至少凸块的头顶部埋入到粘合层；掩模形成工序，在第2面形成掩模；保持工序，使第1面与由框架支承的保持带对置来使基板保持于保持带；载置工序，在掩模形成工序和保持工序之后，将基板经由保持带载置到设置在等离子体处理装置内的载置台；单片化工序，在载置工序之后，对分割区域从第2面到第1面进行等离子体蚀刻，从基板形成多个元件芯片；和凸块露出工序，在单片化工序之后，剥离粘合层，使凸块重新露出。

技术领域

本发明涉及将具备凸块的基板进行单片化来制造元件芯片的方法。

背景技术

作为将具备由分割区域划分的多个元件区域的基板进行单片化的方法，已知如下方法，即，将分割区域从基板的一面进行等离子体蚀刻直到达到另一面为止的方法(等离子体划片)。基板通常具备：半导体层、层叠于半导体层的电路层、和配置于电路层且包含电极焊盘(键合焊盘)以及焊球等金属材料的突起(凸块)。通过对基板的分割区域进行等离子体蚀刻，从而形成具有上述电路层以及凸块的元件芯片。

等离子体划片将基板载置在设置于等离子体处理装置的载置台上进行。通常，将基板载置于载置台使得半导体层与载置台对置，从基板的配置有凸块的面(电路层)侧照射等离子体，从而进行单片化(参照专利文献1)。这是为了防止凸块与载置台的接触所造成的损伤，并且使在单片化后进行的元件芯片的拾取变得容易。在专利文献1中，在电极焊盘露出于电路层的表面的状态下，进行等离子体划片。

在先技术文献

专利文献

专利文献1：JP特开2002-93749号公报

发明内容

在对基板如上述那样从具备露出的凸块的电路层的表面进行等离子体划片的情况下，凸块被暴露于等离子体。因此，构成凸块的金属材料会发生飞散。若飞散的金属材料附着在等离子体处理装置内，则等离子体的产生变得不稳定，存在作为等离子体划片的对象物的基板被金属污染的情况。此外，若飞散的金属材料重新附着于基板，则其成为微小的掩模(微掩模)，从而无法实施所希望的蚀刻。进而，由于飞散的金属材料重新附着于基板，或者凸块的一部分被蚀刻，还存在引起所得到的元件芯片的电气器件特性以及可靠性的下降的情况。

为了抑制对凸块的等离子体照射，可以考虑形成覆盖凸块并且在分割区域具备开口的抗蚀剂掩模的方法。在该情况下，需要将抗蚀剂掩模设得足够厚，以使得在等离子体划片中不露出凸块。抗蚀剂掩模的形成，通常通过将抗蚀剂液旋转涂敷(旋涂)于基板来进行。在对具备平坦的表面的厚度T的基板进行等离子体划片的情况下，将其蚀刻条件中的掩模选择比设为R，则所需的抗蚀剂掩模的膜厚M至少为T/R以上。通常考虑到工艺变动等，掩模膜厚M设定为T/R×1.1～T/R×2.0。因为用于旋涂的抗蚀剂液具有流动性，所以在基板的表面存在凸块的情况下，凸块的头顶部的抗蚀剂膜厚M较薄。为此，需要将抗蚀剂膜厚设得比上述更大，以使得在等离子体划片中凸块的头顶部不露出。因此，抗蚀剂液的使用量大幅增加，抗蚀剂掩模形成需要的时间增加，并且生产成本增大。

抗蚀剂掩模在等离子体划片后，通过等离子体灰化来除去。若抗蚀剂掩模较厚，则等离子体灰化需要的时间变长，所以生产性会下降。此外，在等离子体灰化时，由于要将凸块的头顶部长时间暴露于等离子体，所以凸块的表面变得容易被氧化。因此，容易产生基板的接触电阻增加等器件特性的不良。像这样，为了抑制对凸块的等离子体照射而用抗蚀剂掩模覆盖凸块的情况下，在生产性、器件特性方面存在问题。