[发明专利]一种半导体器件及其制备方法

说明书

本发明实施例公开了一种半导体器件及其制备方法，该制备方法包括：提供一衬底；在衬底上制备多条栅极线和多个选择管；在栅极线和选择管上远离衬底的一侧制备夹层电介质层，在单元阵列区域，夹层电介质层远离衬底的一侧形成多个第一类夹层电介质层图形，在周边逻辑区域，夹层电介质层远离衬底的一侧形成多个第二类夹层电介质层图形，对多个第一类夹层电介质层图形进行图案化制程，形成多个第三类夹层电介质层图形，对多个第二类夹层电介质层图形进行图案化制程，形成多个第四类夹层电介质层图形，对夹层电介质层进行平坦化制程。综上，位于栅极线上的夹层电介质层的高度与位于选择管上的夹层电介质层的高度相同或者相近，夹层电介质层较平坦。

技术领域

本发明实施例涉及半导体技术领域，尤其涉及一种半导体器件及其制备方法。

背景技术

先进的2D/3D NAND存储单元阵列的制造工艺中，单元阵列区域上制备有多条栅极线，周边逻辑区域制备有多个选择管，由于栅极线和选择管的设计规格不同，选择管的尺寸以及相邻两个选择管之间的间距大于栅极线的尺寸以及相邻两个栅极线之间的间距，因此，位于栅极线和选择管上的介质层不可避免在两个区域存在较大的高度差和图形密度，后续制备过程中需要做若干次的平坦化以保证后续接触孔及后段金属线的良好互连。

现有技术中的平坦化方法，在图形密度差比较大的情况下，很难保证单元阵列区域和周边逻辑区域的均匀平坦，(一般而言，密而小图形比疏而大图形的研磨速率快)，严重时单元阵列区域的栅极线也被破坏。

发明内容

有鉴于此，本发明实施例提供一种半导体器件及其制备方法，以解决现有技术中单元阵列区域和周边逻辑区域平坦化程度不一致的技术问题。

第一方面，本发明实施例提供了一种半导体器件的制备方法，所述半导体器件包括单元阵列区域和围绕所述单元阵列区域的周边逻辑区域，所述制备方法包括：

提供一衬底；

在所述衬底上与所述单元阵列区域对应的位置制备多条栅极线，与所述周边逻辑区域对应的位置制备多个选择管，所述栅极线和所述选择管沿第一方向排布，沿第二方向延伸，其中，沿所述第一方向，所述栅极线的延伸长度小于所述选择管的延伸长度，且相邻两个所述栅极线之间的间距小于相邻两个所述选择管之间的间距；

在所述栅极线和所述选择管上远离所述衬底的一侧制备夹层电介质层，其中，在所述单元阵列区域，所述夹层电介质层远离所述衬底的一侧形成多个第一类夹层电介质层图形，在所述周边逻辑区域，所述夹层电介质层远离所述衬底的一侧形成多个第二类夹层电介质层图形，每个所述第一类夹层电介质层图形与每条所述栅极线对应，每个所述第二类夹层电介质层图形与每个所述选择管对应，其中，所述第一类夹层电介质层图形的高度大于所述第二类夹层电介质层图形的高度，且沿所述第一方向，所述第一类夹层电介质层图形的密度大于所述第二类夹层电介质层图形的密度；

对多个所述第一类夹层电介质层图形进行图案化制程，形成多个第三类夹层电介质层图形，对多个所述第二类夹层电介质层图形进行图案化制程，形成多个第四类夹层电介质层图形，其中，沿所述第一方向，所述第三类夹层电介质层图形的密度小于所述第一类夹层电介质层图形的密度，所述第四类夹层电介质层图形的密度大于所述第二类夹层电介质层图形的密度；

对所述夹层电介质层进行平坦化制程。

可选的，沿所述第一方向，所述第三类夹层电介质层图形的密度大于所述第四类夹层电介质层图形的密度。

可选的，对多个所述第一类夹层电介质层图形进行图案化制程，形成多个第三类夹层电介质层图形，对多个所述第二类夹层电介质层图形进行图案化制程，形成多个第四类夹层电介质层图形，包括：

在所述夹层电介质层上制备光刻胶层，所述光刻胶层覆盖所述第一类夹层电介质层图形和所述第二类夹层电介质层图形；