[发明专利]一种半导体器件及其制备方法

权利要求书

1.一种半导体器件的制备方法，其特征在于，所述半导体器件包括单元阵列区域和围绕所述单元阵列区域的周边逻辑区域，所述制备方法包括：

提供一衬底；

在所述衬底上与所述单元阵列区域对应的位置制备多条栅极线，与所述周边逻辑区域对应的位置制备多个选择管，所述栅极线和所述选择管沿第一方向排布，沿第二方向延伸，其中，沿所述第一方向，所述栅极线的延伸长度小于所述选择管的延伸长度，且相邻两个所述栅极线之间的间距小于相邻两个所述选择管之间的间距；

在所述栅极线和所述选择管上远离所述衬底的一侧制备夹层电介质层，其中，在所述单元阵列区域，所述夹层电介质层远离所述衬底的一侧形成多个第一类夹层电介质层图形，在所述周边逻辑区域，所述夹层电介质层远离所述衬底的一侧形成多个第二类夹层电介质层图形，每个所述第一类夹层电介质层图形与每条所述栅极线对应，每个所述第二类夹层电介质层图形与每个所述选择管对应，其中，所述第一类夹层电介质层图形的高度大于所述第二类夹层电介质层图形的高度，且沿所述第一方向，所述第一类夹层电介质层图形的密度大于所述第二类夹层电介质层图形的密度；

对多个所述第一类夹层电介质层图形进行图案化制程，形成多个第三类夹层电介质层图形，对多个所述第二类夹层电介质层图形进行图案化制程，形成多个第四类夹层电介质层图形，其中，沿所述第一方向，所述第三类夹层电介质层图形的密度小于所述第一类夹层电介质层图形的密度，所述第四类夹层电介质层图形的密度大于所述第二类夹层电介质层图形的密度，所述第三类夹层电介质层图形的密度大于所述第四类夹层电介质层图形的密度；

对所述夹层电介质层进行平坦化制程。

2.根据权利要求1所述的制备方法，其特征在于，对多个所述第一类夹层电介质层图形进行图案化制程，形成多个第三类夹层电介质层图形，对多个所述第二类夹层电介质层图形进行图案化制程，形成多个第四类夹层电介质层图形，包括：

在所述夹层电介质层上制备光刻胶层，所述光刻胶层覆盖所述第一类夹层电介质层图形和所述第二类夹层电介质层图形；

使用掩膜版对所述光刻胶层进行图案化制程，曝光显影后将所述掩膜版的图案形成在所述光刻胶层上；

刻蚀所述光刻胶层、多个所述第一类夹层电介质层图形以及多个所述第二类夹层电介质层图形，在多个所述第一类夹层电介质层图形处形成多个第三类夹层电介质层图形，在多个所述第二类夹层电介质层图形处形成多个第四类夹层电介质层图形。

3.根据权利要求2所述的制备方法，其特征在于，所述单元阵列区域对应的所述掩膜版的图案形状与所述周边逻辑区域对应的所述掩膜版的图案形状不同。

4.根据权利要求3所述的制备方法，其特征在于，沿所述第一方向，所述单元阵列区域对应的所述掩膜版的图案形状的延伸长度小于所述周边逻辑区域对应的所述掩膜版的图案形状的延伸长度；和/或，

沿所述第一方向，相邻两个所述单元阵列区域对应的所述掩膜版的图案形状之间的距离小于相邻两个所述周边逻辑区域对应的所述掩膜版的图案形状之间的距离。

5.根据权利要求4所述的制备方法，其特征在于，沿所述第一方向，所述单元阵列区域对应的所述掩膜版的图案形状的延伸长度与所述周边逻辑区域对应的所述掩膜版的图案形状的延伸长度的比值为1:1.3-1:1.5；和/或，

沿所述第一方向，相邻两个所述单元阵列区域对应的所述掩膜版的图案形状之间的距离与相邻两个所述周边逻辑区域对应的所述掩膜版的图案形状之间的距离的比值为1:1.3-1:1.5。

6.根据权利要求2所述的制备方法，其特征在于，刻蚀所述光刻胶层、多个所述第一类夹层电介质层图形以及多个所述第二类夹层电介质层图形，包括：

使用干法刻蚀或者湿法刻蚀，刻蚀所述光刻胶层、多个所述第一类夹层电介质层图形以及多个所述第二类夹层电介质层图形。

7.根据权利要求1所述的制备方法，其特征在于，对所述夹层电介质层进行平坦化制程，包括：

使用化学机械抛光的方法对所述夹层电介质层进行平坦化制程。