[发明专利]一种半导体装置

说明书

本发明公开了一种半导体装置，不同导电类型半导体材料设置位于沟槽之间，在沟槽内上部设置导电材料金属或多晶硅，在沟槽内下部设置导电材料金属或多晶硅，沟槽侧壁设置绝缘层，上下导电材料之间设置绝缘材料；本发明半导体装置降低漂移层顶点和底点峰值电场，在漂移层中设置多个峰值电场，实现降低导通电阻和简化制造方法。

技术领域

本发明涉及到一种半导体装置，本发明半导体装置是肖特基整流器件和MOSFET的基础结构。

背景技术

半导体功率器件，例如场效应开关器件、IGBT或者肖特基整流器件期望低导通电阻和高阻断电压。为此人们提出了新结构用于实现此目的。

其中包括在器件内引入交替排列不同导电半导体材料的电荷补偿结构，改变半导体材料电场分布，实现较为理想的矩形电场分布，并在矩形电场顶端实现锯齿结构，实现器件的低导通电阻或高阻断电压。

此结构对于不同半导体材料电荷补偿要求严苛，需要较为充分电荷补偿，否则影响器件的反向击穿电压的实现；此电荷补偿结构易于在半导体材料顶端底端具有电场尖峰，抑制了器件电场的矩形分布；此电荷补偿结构受半导体材料本身掺杂浓度与耗尽层相互交叠矛盾的限制，抑制锯齿结构电场的锋利尖齿形成。

发明内容

本发明针提供一类半导体装置。

一种半导体装置，衬底层，为高浓度掺杂第一导电半导体材料；漂移层，位于衬底层之上，为第一导电半导体材料；多个沟槽，位于衬底层之上贯穿漂移层，沟槽侧壁设置绝缘材料层，在沟槽内上部和下部设置金属或多晶硅，沟槽内上部和下部设置金属或多晶硅之间通过绝缘材料隔离，沟槽内下部金属或多晶硅与衬底层相连；其中多晶硅包括为高浓度掺杂或低浓度掺杂多晶硅，多晶硅包括为N型或P型掺杂多晶硅；沟槽内上部多晶硅，包括为上部为高浓度掺杂第一导电或第二导电多晶硅下部为低浓度掺杂第二导电多晶硅；肖特基势垒结，位于沟槽之间漂移层表面；第二导电半导体材料，位于漂移层与沟槽之间，第二导电半导体材料上部不与肖特基势垒结接触，第二导电半导体材料下部低于沟槽内下部设置金属或多晶硅上表面，第二导电半导体材料下部包括不与衬底层接触；沟槽侧壁设置的绝缘材料层与沟槽内上下金属或多晶硅之间设置的绝缘材料包括为不同绝缘材料，如沟槽侧壁为二氧化硅，沟槽内为氮化硅；上表面电极金属，上表面电极金属连接肖特基势垒结和沟槽内上部金属或多晶硅；下表面电极金属，位于衬底层背面。

一种半导体装置，衬底层，为高浓度掺杂第一导电半导体材料；漂移层，位于衬底层之上，为第一导电半导体材料；多个沟槽，位于衬底层之上贯穿漂移层，沟槽侧壁设置绝缘材料层，在沟槽内上部和下部设置金属或多晶硅，沟槽内上部和下部设置金属或多晶硅之间通过绝缘材料隔离，沟槽内下部金属或多晶硅与衬底层相连；PN结，位于沟槽之间漂移层表面；第二导电半导体材料，位于漂移层与沟槽之间，第二导电半导体材料上部不与沟槽之间漂移层表面PN结界面接触，第二导电半导体材料下部低于沟槽内下部设置金属或多晶硅上表面，第二导电半导体材料下部包括不与衬底层接触；沟槽内上部设置金属或多晶硅可以作为独立触发电极。本发明半导体装置是制造MOSFET的基础结构。

本发明半导体装置在沟槽之间设置第一导电半导体材料和第二导电半导体材料，并在沟槽内上部和下部设置导电材料金属或多晶硅；反向偏压下本发明半导体装置降低漂移层顶点和底点峰值电场，并在漂移层中设置多个峰值电场，降低导通电阻，简化制造方法。

附图说明

图1为本发明的肖特基半导体装置剖面示意图。

图2为本发明的第二种肖特基半导体装置剖面示意图。

图3为本发明的第三种肖特基半导体装置剖面示意图。

图4为本发明的PN结半导体装置剖面示意图。

图5为本发明的第二种PN结半导体装置剖面示意图