[发明专利]存储器系统以及处理器系统

说明书

本发明的实施方式涉及存储器系统以及处理器系统。提供使非易失性存储器的数据保持特性提高的存储器系统以及处理器系统。根据一个方式的存储器系统，具备：非易失性存储器，具有易失性存储器的存储器容量以下的存储器容量，储存在所述易失性存储器中所储存的数据的至少一部分；第1控制部，刷新所述易失性存储器内的数据；以及第2控制部，在所述第1控制部刷新所述易失性存储器内的数据的第2期间与接下来进行刷新的第3期间之间的第1期间内，将从所述易失性存储器读出的数据重写到所述非易失性存储器。

本申请以日本专利申请2016-183313(申请日：2016年9月20日)为基础，享受该申请的优先权。通过参照该申请，包括该申请的所有内容。

技术领域

本发明的实施方式涉及存储器系统以及处理器系统。

背景技术

关于MRAM(Magnetoresistive Random Access Memory，磁阻随机存取存储器)，即使在非易失性存储器中改写速度也高，研究了向主存储器、高速缓存存储器等工作存储器的应用。为了将MRAM应用于高速缓存存储器，如果将MRAM存储元件即MTJ元件设为可高速存取的MTJ元件，则数据保持特性降低，在高温状态等下担心数据保留时间会变短。虽然还能够通过在对MRAM写入数据等存取之后进行确认写入而维持数据的保持特性，但如果存取间隔比数据保留时间长，则担心数据会消失。

关于包括MRAM的非易失性存储器，为了延长数据的保留时间，多在高电压并且长脉冲的高压条件下进行写入多。因此，功耗增大，而对存储器元件的压力也变大，所以存在改写耐受性劣化这样的技术问题。

一个技术方案提供一种存储器系统，具备：

非易失性存储器，具有易失性存储器的存储器容量以下的存储器容量，储存有在所述易失性存储器中所储存的数据的至少一部分；

第1控制部，刷新所述易失性存储器内的数据；以及

第2控制部，在所述第1控制部刷新所述易失性存储器内的数据的第2期间与接下来进行刷新的第3期间之间的第1期间内，将从所述易失性存储器读出的数据重写到所述非易失性存储器。

附图说明

图1是示出具备第1实施方式的存储器系统的处理器系统的概略结构的框图。

图2是示出使图1更具体化了的处理器系统的概略结构的框图。

图3是示出DRAM和MRAM的刷新定时的图。

图4是示出第1实施方式的MRAM的刷新处理步骤的流程图。

图5是示出第2实施方式的处理器系统的概略结构的框图。

图6是示出第2实施方式的MRAM的刷新处理步骤的流程图。

图7是示出第3实施方式的处理器系统的概略结构的框图。

图8是示出第4实施方式的处理器系统的概略结构的框图。

图9是示出第4实施方式的MRAM的刷新处理步骤的流程图。

图10是示出第4实施方式的MRAM的触发信号输出步骤的流程图。

(符号说明)

1：存储器系统；2：处理器系统；3：处理器；4：总线；5：易失性存储器；6：非易失性存储器；7：第1刷新控制部；8：第2刷新控制部；11：DRAM控制器；12：DRAM-PHY；13：MRAM控制器；14：MRAM-PHY；15：MRAM刷新控制器；21：定时控制部；22：地址对应表格；23：检错部；24：错误频度检测部；25：纠错部；26：差错计数器；27：计数值判定部；28：触发信号生成部。

具体实施方式

以下，参照附图，说明本发明的实施方式。