[发明专利]存储器系统以及处理器系统

权利要求书

1.一种存储器系统，具备：

非易失性存储器，具有易失性存储器的存储器容量以下的存储器容量，储存在所述易失性存储器中所储存的数据的至少一部分；

第1控制部，刷新所述易失性存储器内的数据；以及

第2控制部，在所述第1控制部刷新所述易失性存储器内的数据的第2期间与接下来进行刷新的第3期间之间的第1期间内，将从所述易失性存储器读出的数据重写到所述非易失性存储器。

2.根据权利要求1所述的存储器系统，其特征在于，

所述第2控制部在所述第1期间内，针对所述非易失性存储器内的至少一部分存储器区域，重写与从所述易失性存储器读出的数据对应的数据。

3.根据权利要求1所述的存储器系统，其特征在于，

具备关联信息存储部，所述关联信息存储部存储所述非易失性存储器内的数据的地址与所述易失性存储器内的数据的地址的关联信息，

所述第2控制部根据所述关联信息，重写与从所述易失性存储器读出的数据对应的所述非易失性存储器内的数据。

4.根据权利要求2所述的存储器系统，其特征在于，

具备关联信息存储部，所述关联信息存储部存储所述非易失性存储器内的数据的地址与所述易失性存储器内的数据的地址的关联信息，

所述第2控制部根据所述关联信息，重写与从所述易失性存储器读出的数据对应的所述非易失性存储器内的数据。

5.根据权利要求1至4中的任意一项所述的存储器系统，其特征在于，

所述第2控制部在由所述第1控制部实施的所述易失性存储器内的数据的刷新结束之后，在所述第1期间内从所述易失性存储器读出数据，将读出的数据重写到所述非易失性存储器。

6.根据权利要求1至4中的任意一项所述的存储器系统，其特征在于，

所述第2控制部以比特或者行为单位，控制是否将从所述易失性存储器读出的数据重写到所述非易失性存储器。

7.根据权利要求1至4中的任意一项所述的存储器系统，其特征在于，

所述第2控制部在处理器为睡眠模式的期间内，将从所述易失性存储器读出的数据重写到所述非易失性存储器。

8.根据权利要求1至4中的任意一项所述的存储器系统，其特征在于，

具备检错部，所述检错部检测从所述易失性存储器读出的数据是否与所述非易失性存储器内的对应的数据不同，

所述第2控制部在由所述检错部检测到不同的情况下，将从所述易失性存储器读出的数据重写到所述非易失性存储器。

9.根据权利要求8所述的存储器系统，其特征在于，

所述第2控制部根据所述检错部的检测结果，重写从所述易失性存储器读出的数据的比特列中的、与所述非易失性存储器内的对应的数据不同的比特。

10.根据权利要求1至4中的任意一项所述的存储器系统，其特征在于，

具备错误频度检测部，所述错误频度检测部检测在所述非易失性存储器内所储存的数据的错误频度，

所述第2控制部根据所述错误频度，控制将从所述易失性存储器读出的数据重写到所述非易失性存储器的刷新周期。

11.根据权利要求10所述的存储器系统，其特征在于，具备：

纠错部，纠正所述非易失性存储器内的数据所包含的预定比特数以内的错误比特；

可否纠正判定部，判定能否由所述纠错部纠正从所述易失性存储器读出的数据；

计数器，在从所述易失性存储器读出的数据中有错误、且由所述可否纠正判定部判定为能够纠错的情况下，递增计数；

计数值判定部，判定所述计数器的计数值是否超过了预定的阈值；以及

触发信号生成部，在由所述可否纠正判定部判定为无法纠正的情况、或者由所述计数值判定部判定为超过了所述阈值的情况下，生成触发信号，

所述第2控制部在所述触发信号被生成以后、且在所述第1期间内，将从所述易失性存储器读出的数据重写到所述非易失性存储器。