[发明专利]测试结构及其形成方法、测试方法

说明书

一种测试结构及其形成方法、测试方法，其中形成方法包括：形成衬底，所述衬底上具有鳍部；在所述鳍部上形成间隔设置的第一掩膜栅结构和第二掩膜栅结构；在所述第一掩膜栅结构和所述第二掩膜栅结构露出的鳍部上形成外延层；在所述外延层上形成相互平行的第一加载电极和第二加载电极以及相互平行的第一感测电极和第二感测电极。本发明技术方案能够使所述外延层的尺寸接近于半导体结构中外延层的尺寸，从而提高所述外延层的性能与半导体结构中外延层的性能的一致性，从而有利于提高所述测试结构所获得外延层电阻测试的测试精度。

技术领域

本发明涉及半导体制造领域，特别涉及一种测试结构及其形成方法、测试方法。

背景技术

随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。伴随着半导体器件的元件密度和集成度的提高，平面晶体管的栅极尺寸也越来越短，传统的平面晶体管对沟道电流的控制能力变弱，产生短沟道效应，产生漏电流，最终影响半导体器件的电学性能。

载流子的迁移率是影响晶体管性能的主要因素之一。有效提高载流子迁移率成为了半导体器件制造工艺的重点之一。由于应力可以改变硅材料的能隙和载流子迁移率，现有采用在晶体管的源漏掺杂区引入外延层的方法，通过外延层向晶体管的沟道区域施加应力，从而达到提高晶体管的性能的目的。具体地，在N型晶体管中形成能提供拉应力的外延层以提高电子迁移率，在P型晶体管中形成能提供压应力的外延层以提高空穴迁移率。

对于引入外延层的半导体结构而言，为了了解所形成半导体结构的性能，需要对半导体结构中外延层的电阻进行测试，但是现有技术中用于进行外延层电阻测试的测试结构往往存在精度较低的问题。

发明内容

本发明解决的问题是提供一种测试结构及其形成方法、测试方法，以提高外延层电阻测试的测试精度。

为解决上述问题，本发明提供一种测试结构，包括：

衬底；鳍部，位于所述衬底上；第一掩膜栅结构，位于所述鳍部上，所述第一掩膜栅结构横跨所述鳍部且覆盖所述鳍部部分顶部和部分侧壁的表面；第二掩膜栅结构，位于所述鳍部上，所述第二掩膜栅结构横跨所述鳍部且覆盖所述鳍部部分顶部和部分侧壁的表面，所述第二掩膜栅结构与所述第一掩膜栅结构之间存在间隔；外延层，位于所述第一掩膜栅结构和所述第二掩膜栅结构露出的鳍部上，所述外延层内具有掺杂离子；第一加载电极和第二加载电极，平行设置于所述外延层上，用于向所述外延层施加电流；第一感测电极和第二感测电极，平行设置于所述第一掩膜栅结构和所述第二掩膜栅结构之间的外延层上，用于获得所述第一感测电极和所述第二感测电极之间外延层两端的电压；其中，所述第一掩膜栅结构位于所述第一感测电极和所述第一加载电极之间，所述第二掩膜栅结构位于所述第二感测电极和所述第二加载电极之间。

相应的，本发明还提供一种测试结构的形成方法，包括：

形成衬底，所述衬底上具有鳍部；在所述鳍部上形成第一掩膜栅结构和第二掩膜栅结构，所述第一掩膜栅结构和所述第二掩膜栅结构之间存在间隔，所述第一掩膜栅结构横跨所述鳍部且覆盖所述鳍部部分顶部和部分侧壁的表面，所述第二掩膜栅结构横跨所述鳍部且覆盖所述鳍部部分顶部和部分侧壁的表面；在所述第一掩膜栅结构和所述第二掩膜栅结构露出的鳍部上形成外延层，所述外延层内具有掺杂离子；在所述外延层上形成相互平行的第一加载电极和第二加载电极以及相互平行的第一感测电极和第二感测电极，所述第一感测电极和所述第二感测电极位于所述第一掩膜栅结构和所述第二掩膜栅结构之间；其中，所述第一掩膜栅结构位于所述第一感测电极和所述第一加载电极之间，所述第二掩膜栅结构位于所述第二感测电极和所述第二加载电极之间。

此外，本发明还提供一种测试方法，包括：