[发明专利]阵列基板以及具有该阵列基板的液晶面板

说明书

技术领域

本发明属于电气保护领域，特别涉及一种能够有效释放静电电压的阵列基板以及具有该阵列基板的液晶面板。

背景技术

液晶面板器件在生产制造过程中或工作在一定的电压、电流和功耗限定范围内时，大量聚集的静电荷在条件适宜时会产生高压放电，静电放电(ESD，Elctro-Static Discharge)通过电路器件引线的高压瞬时传送，可能会使电路器件的绝缘层击穿，造成电路器件的功能丧失。低温多晶硅(LTPS，Low Temperature Poly-Silicon)技术应用在显示面板上时，由于TFT模块的引入，数字信号要在更高的频率上工作，则增加了静电放电事件在电路器件上发生的概率。且低温多晶硅阵列基板(Array)结构设计中，可以为显示区提供栅极驱动信号的驱动电路区(GOA)往往含有较大面积的金属，容易受静电放电事件影响，产生较大的静电电压。驱动电路区的静电电压可沿栅极线传入显示区，造成与驱动电路区相邻的显示区边缘像素损坏。

现有技术中，通常通过在显示区边缘设置虚拟像素区(Dummy Pixel)的方法来达到静电保护的目的。该方法的原理是使静电电压在虚拟像素区充分释放，避免静电的高电压继续传入显示区而造成显示区的像素被击伤。

例如，如图1所示，其为现有的阵列基板的局部示意图。所述阵列基板主要包括：虚拟像素区1’、源极线2’、栅极线3’、多晶硅走线4’、像素ITO走线5’、显示区6’以及驱动电路区7’。其中，所述虚拟像素区1’位于显示区6’的边缘，即显示区6’与驱动电路区7’之间。源极线2’与栅极线3’异面垂直，多晶硅走线4’与栅极线3’异面交叉，且多晶硅走线4’与源极线2’通过过孔(图中未标示)连接。在阵列基板的制造过程中，驱动电路区7’产生的ESD高电压在沿栅极线3’传入显示区6’前，由于栅极线3’仅和虚拟像素区1’中的多晶硅走线4’异面重叠二次，(栅极线3’和多晶硅走线4’之间仅隔着约100纳米厚的栅极绝缘层，栅极线3’和多晶硅走线4’之间的高电压差容易造成栅极绝缘层被击穿)，重叠面积非常有限，因此常常有未被释放掉的ESD高电压继续传入显示区6’而造成显示区6’的像素被击伤，在显示区6’边缘造成异常亮点或暗点。

换言之，本申请的发明人发现，当虚拟像素区1’内的多晶硅走线4’与栅极线3’异面重叠的面积等于或小于显示区6’内的多晶硅走线4’与栅极线3’异面重叠的面积时，无法有效释放掉静电电压。因此在静电电压过大时，虚拟像素区无法对其进行充分释放，致使静电电压继续沿栅极线传入显示区，破坏显示区像素功能。

发明内容

本发明目的在于提供一种阵列基板以及具有该阵列基板的液晶面板，其能够有效释放静电电压，大大削弱可能会继续沿栅极线传入显示区的静电电压，避免破坏显示区像素功能。

为达上述目的，本发明提供一种阵列基板，其包括：虚拟像素区、显示区以及驱动电路区，所述虚拟像素区位于显示区与驱动电路区之间，所述显示区和虚拟像素区内均设置有异面交叉的多晶硅走线和栅极线；

其中，所述虚拟像素区内的多晶硅走线与栅极线异面重叠的面积大于显示区内的多晶硅走线与栅极线异面重叠的面积。

所述的阵列基板，其中，在虚拟像素区内，多晶硅走线与栅极线异面交叉至少三次。

所述的阵列基板，其中，在虚拟像素区内，多晶硅走线与栅极线异面交叉七次。

所述的阵列基板，其中，在虚拟像素区内，与栅极线异面交叉的多晶硅走线为并联连接。

所述的阵列基板，其中，在虚拟像素区内，与栅极线异面交叉的多晶硅走线为串联连接。

所述的阵列基板，其中，在虚拟像素区内，虚拟像素区内的多晶硅走线的线宽大于显示区内的多晶硅走线的线宽。

所述的阵列基板，其中，在虚拟像素区内，虚拟像素区内的栅极线的线宽大于显示区内的栅极线的线宽。

所述的阵列基板，其中，在虚拟像素区与显示区之间还设置有过渡区，所述过渡区内的多晶硅走线与栅极线之间的重叠面积小于或等于虚拟像素区内的多晶硅走线与栅极线之间的重叠面积，并且所述过渡区内的多晶硅走线与栅极线之间的重叠面积大于或等于显示区内的多晶硅走线与栅极线之间的重叠面积。

所述的阵列基板，其中，所述过渡区为虚拟像素区或显示区。

本发明还提供一种液晶面板，其包括上述的阵列基板。

综上所述，本发明的有益效果是：