[发明专利]一种宽禁带半导体器件及其制作方法

说明书

技术领域

本发明涉及半导体制造领域，特别涉及一种宽禁带半导体器件及其制作方法，具体涉及一种肖特基二极管及其制作方法。

背景技术

碳化硅的二极管分为肖特基二极管和PN结二极管。由于PN结二极管开启电压高，不利于降低器件的通态损耗，因此目前市场上商品化碳化硅二极管最高电压到1700V，且都是肖特基二极管。肖特基二极管具有开启电压低的特点，但是其缺点是在器件承受耐压时，随着反向电压的增加，由于肖特基受电场的影响，导致反向漏电流急剧增大。为了解决碳化硅肖特基二极管中漏电过高的问题，目前各大公司采用的技术是JBS(junction barrier schottkky)结型势垒肖特基和MPS(merged PiN schottky)。

JBS和MPS结构中主要使用平面的P型掺杂区形成PN结，在器件承受反向耐压时，将电场最大点转移，使其远离肖特基接触，从而达到屏蔽电场对表面肖特基的影响，降低器件的反向漏电流。

其中，MPS结构中进一步调整了P型掺杂区比例，使其PN结二极管在一定的正向电压下可导通，对器件进行电导调制，有利于在大电流时进一步降低整个二极管的正向压降，更有利于改善二极管的浪涌电流能力。与JBS结构相比，MPS结构更优，目前各大碳化硅二极管公司已逐步采用MPS结构来替代之前的JBS结构。

就MPS结构而言，其结构的正向接触是由肖特基结部分和PN结部分共同组成。在低电压下，由肖特基开启承受正向电流。电流增大，正向压降增大到PN结开启电压值时，PN结部分才导通。发生电流浪涌时，通过PN结部分的开启来承担电流。正常使用时，均是由肖特基部分来承担电流。因此，为了进一步降低二极管导通时的正向压降，需提高器件中的肖特基部分。而为了提高器件的浪涌能力，需要提高器件中的PN结面积。在芯片面积一定时，这就形成了一定的矛盾关系。

无论JBS还是MPS，均是通过P型掺杂区来转移电场最大点，降低表面电场，达到降低肖特基反向漏电的目的。为了进一步降低碳化硅肖特基二极管的反向漏电，需要进一步的增大P型掺杂区的掺杂深度。而碳化硅器件中P型掺杂主要通过高能离子注入或多次注入外延来进行，掺杂深度的增加也就意味着工艺难度和成本的增加。

碳化硅器件中P型掺杂主要通过铝离子的高温离子注入和高温退火来实现，在高温退火后，进行了P型掺杂的碳化硅会发生再结晶，表面粗糙度增加。表面型的JBS和MPS中P型掺杂区造成的碳化硅表面粗糙度增加，会引起相邻的肖特基接触的反向漏电流增大。

发明内容

本发明的目的是为了解决现有技术中的肖特基二极管不能在保持肖特基和PN结表面面积不变的情况下增大PN结有效面积的问题，提出一种宽禁带半导体器件及其制作方法，特别是一种肖特基二极管及其制作方法。

本发明的宽禁带半导体器件，包括肖特基部分，用于在正常电压状态下导通电流；PN结部分，用于在发生电流浪涌时与肖特基部分共同导通电流，其特征在于，所述PN结部分包括至少一个增加有效面积的结构，所述增加有效面积的结构中填充有金属电极，所述增加有效面积的结构用于在PN结表面面积不变的情况下，增大PN结的实际有效面积，从而使器件具有较大的PN结部分。

优选地，所述肖特基部分与PN结部分之间设置有绝缘介质层，用于形成阻挡层以避免二者接触。

优选地，所述增加有效面积的结构包括形成于N型外延层中的沟槽，和通过对所述沟槽的底部和侧壁注入掺杂形成齿状P型掺杂区。

优选地，所述PN结部分还包括：N型衬底层，其下表面形成有背面金属电极；N型外延层，结合于所述N型衬底层上表面；表面P型掺杂区，形成于所述N型外延层的表面；正面金属电极，填充于所述增加有效面积的结构内，以及形成于所述表面P型掺杂区的表面。

优选地，所述肖特基部分包括：N型衬底层，其下表面形成有背面金属电极；N型外延层，结合于所述N型衬底层的上表面；肖特基金属电极，形成于所述N型外延层的表面。

优选地，所述沟槽或齿状P型掺杂区的俯视图形状包括条形、圆形、椭圆形、矩形、三角形以及五边以上的多边形中的一种或组合。

优选地，所述沟槽或齿状P型掺杂区的横截面形状包括矩形、三角形以及五边以上的多边形中的一种或组合。

优选地，所述绝缘介质层为二氧化硅介质层，或者为包含二氧化硅和氮化硅的复合结构介质层。

优选地，所述正面金属电极和/或背面金属电极中的金属包括镍、钛、铝中的一种或多种。

优选地，所述肖特基金属电极为钛；或者镍；或者钛、镍的复合金属层。