[发明专利]一种闪存单元结构及分立栅快闪存储器

说明书

技术领域

本发明涉及存储器设计领域，尤其涉及一种闪存单元结构及分立栅快闪存储器。

背景技术

在存储器中，控制栅(Control Gate，简称CG)上堆叠的硬掩膜(Hard Mask)是存储器工艺平台中形成控制栅的基本模组，在隧穿氧化物工艺或者分立栅快闪存储器(Split Gate Flash)当中都有使用。硬掩膜可通过炉火工艺熔炉或者化学气相沉积(Chemical Vapor Deposition，简称CVD)工艺来实现，堆叠的硬掩膜的厚度和种类对于后续光刻模组和最终产品特性有着重要影响。

在传统的Split Gate Flash工艺平台中，控制栅上的硬掩膜由厚度为1200埃的氮化硅(SiN)和厚度为3000埃的活性炭(a-carbon)组成，其对控制栅的应力相对较大，在分立栅快闪存储器进行特性测试或者读写操作时，电流的均匀性受到影响，尤其在一些特殊形貌的控制栅区域(参照图1所示结构，其中标号CG代表控制栅，椭圆形虚线框出部分即特殊形貌的控制栅区域)，因为特殊形貌的控制栅区域的面积和普通CG区域面积不一致，导致应力积累较大，使得不同字节电流大小差距明显，在该特殊形貌的控制栅区域位线上电流陡增(参照图2所示的电流曲线图，圆形虚线框出部分即标示特殊形貌的控制栅区域电流陡增)，容易损坏器件性能。

发明内容

鉴于上述技术问题，本发明提出一种闪存单元结构及分立栅快闪存储器，利用掩膜的层次优化来改善应力的大小，消除应力给控制栅带来的影响。

本发明解决上述技术问题的主要技术方案为：

一种闪存单元结构，包括半导体衬底、依次设置在所述半导体衬底之上的浮栅、隔离层和控制栅，其中，

所述控制栅之上设置有掩膜层，所述掩膜层包括依次设置于所述控制栅之上的底层氮化层、中间氧化层以及顶层氮化层。

优选的，上述的闪存单元结构，其中，所述掩膜层的厚度为1200埃。

优选的，上述的闪存单元结构，其中，所述底层氮化层和所述中间氧化层的厚度比例范围为3:1～4:1。

优选的，上述的闪存单元结构，其中，所述顶层氮化层的厚度大于等于700埃。

优选的，上述的闪存单元结构，其中，所述掩膜层上还设置有活性炭层，所述活性炭层的厚度为3000埃。

优选的，上述的闪存单元结构，其中，所述底层氮化层和/或所述顶层氮化层为氮化硅，和/或所述中间氧化层为氧化硅。

优选的，上述的闪存单元结构，其中，所述浮栅和所述半导体衬底之间还设置有遂穿氧化层。

本发明还提供一种分立栅快闪存储器，包括衬底层，其中，还包括设置在所述衬底层上呈阵列排布的多个上述的闪存单元结构；

其中，所述多个闪存单元结构的所述半导体衬底构成所述衬底层的一部分。

优选的，上述的分立栅快闪存储器，其中，每一列所述闪存单元结构的所述控制栅相连形成条状控制栅。

优选的，上述的分立栅快闪存储器，其中，还包括：

位于所述条状控制栅两侧的块状控制栅，所述掩膜层还覆盖于所述块状控制栅之上。

上述技术方案具有如下优点或有益效果：

本发明可降低掩膜层作用于控制栅上的应力，改善分立栅快闪存储器在读写过程中的电流大小均匀性，提高产品性能。

附图说明

参考所附附图，以更加充分地描述本发明的实施例。然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制。

图1是传统分立栅快闪存储器的局部俯视图；

图2是传统分立栅快闪存储器在读写过程中电流变化曲线；

图3是本发明的闪存单元结构示意图；

图4是本发明的分立栅快闪存储器在读写过程中电流变化曲线。

具体实施方式

下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。

需要说明的是，在不冲突的前提下，以下描述的技术方案和技术方案中的技术特征可以相互组合。

实施例一：

参照图3所示，本实施例提出一种闪存单元结构，包括半导体衬底1、依次设置在半导体衬底1之上的浮栅3、隔离层4和控制栅5，其中，

控制栅5之上设置有掩膜层6，掩膜层6包括依次设置于控制栅5之上的底层氮化层61、中间氧化层62以及顶层氮化层63。