[发明专利]一种小数分频频率综合器及小数分频方法

说明书

技术领域

本发明涉及射频前端技术领域，具体涉及一种小数分频频率综合器及小数分频方法。

背景技术

随着锁相环在现阶段RFIC(Radio Frequency Integrated Circuit，射频集成电路)及SoC(System on Chip，系统级芯片)中的应用越来越广泛，高精度、低功耗的锁相环在近几十年得到了飞速的发展。当前，用于计量定标的高性能信号发生器通常要求输出频率分辨率达到赫兹量级。然而，传统的整数型锁相环由于其自身电路特点，其输出频率解析度较低，无法满足对输出频率精度要求较高的系统要求。小数分频频率综合器以在同样的参考频率下可实现更高的频率分辨率的优点而取代了传统的整数分频频率综合器。然而在现有的技术条件下，还无法直接实现小数分频，只能用可变整数分频器采用一种平均的方法来实现小数分频功能。但小数分频锁相环虽然可以达到很高的调频精度，其本身也存在缺陷：小数杂散往往较高，从而影响锁相环输出频谱的质量。

发明内容

本发明实施例的目的在于提供一种小数分频频率综合器及小数分频方法，能够抑制链路中的小数杂散，从而提高输出频谱的质量。

为实现上述目的，本发明实施例一方面提供一种小数分频频率综合器，包括依次连接并构成锁相环的压控振荡器、预分频电路、多模分频器、时钟加抖电路、鉴频鉴相器、电荷泵以及环路滤波器；其中，所述预分频电路输出的两路信号中，一路信号输入所述多模分频器中，另一路信号作为采样触发信号输入所述时钟加抖电路中；所述时钟加抖电路的输出信号与预设参考时钟信号共同输入所述鉴频鉴相器中；所述鉴频鉴相器的输出信号控制所述电荷泵向所述环路滤波器注入或者收取电流，以调节提供给所述压控振荡器的控制电压。

进一步地，所述小数分频频率综合器还包括与所述多模分频器相连的Delta-sigma调制器，所述Delta-sigma调制器采用MASH1-1结构，以控制所述多模分频器的分频比。

进一步地，所述多模分频器输出的两路信号中，一路信号输入所述时钟加抖电路中，另一路信号作为时钟信号输入所述Delta-sigma调制器中。

进一步地，所述时钟加抖电路包括伪随机序列产生器、多路选通器以及依次相连的预设数量的D触发器，其中，所述多模分频器输出的一路信号输入第一个D触发器的输入端以及所述伪随机序列产生器的输入端；所述预分频电路输出的一路信号输入各个D触发器的触发端；相邻两个D触发器中，前一个D触发器的输出端与后一个D触发器的输入端相连；各个D触发器输出的信号分别输入所述多路选通器的选通端口中；所述伪随机序列产生器的输出信号输入所述多路选通器的控制端口中；所述多路选通器的输出信号输入所述鉴频鉴相器中。

为实现上述目的，本申请实施例还提供一种小数分频方法，所述方法包括：将压电振荡器输出的反馈信号经过预分频电路进行分频处理，得到第一分频时钟信号；将所述第一分频时钟信号通过多模分频器再次进行分频处理，得到第二分频时钟信号；将所述第一分频时钟信号和所述第二分频时钟信号分别作为采样触发信号和待处理信号输入时钟加抖电路，得到经过加抖处理的输出时钟信号；将所述输出时钟信号和预设参考时钟信号共同输入鉴频鉴相器中，并利用所述鉴频鉴相器的输出信号控制电荷泵向环路滤波器注入或者收取电流，以调节提供给所述压控振荡器的控制电压。

进一步地，所述方法还包括：将所述第二分频时钟信号输入与所述多模分频器相连的Delta-sigma调制器中，所述Delta-sigma调制器采用MASH1-1结构，以控制所述多模分频器的分频比。

进一步地，控制所述多模分频器的分频比的步骤包括：所述Delta-sigma调制器将预设分数频率调节控制字转换为两位动态控制字；所述Delta-sigma调制器将所述两位动态控制字与预设整数频率调节控制字进行相加，并将相加的结果输入所述多模分频器的控制字端口，使得所述多模分频器根据所述相加的结果确定当前的分频比。

进一步地，所述时钟加抖电路包括伪随机序列产生器、多路选通器以及依次相连的预设数量的D触发器；相应地，经过加抖处理的输出时钟信号按照下述方式确定：将所述第二分频时钟信号输入第一个D触发器的输入端以及所述伪随机序列产生器的输入端；将所述第一分频时钟信号输入各个D触发器的触发端；将各个D触发器输出的信号分别输入所述多路选通器的选通端口中；将所述伪随机序列产生器的输出信号输入所述多路选通器的控制端口中，以选择其中一个D触发器输出的信号作为所述经过加抖处理的输出时钟信号。