[发明专利]测试结构及其形成方法、测试方法

说明书

一种测试结构及其形成方法、测试方法，测试结构包括：栅极结构两侧的阱区内分别形成有第一外延源漏掺杂区以及第二外延源漏掺杂区，且阱区、第一外延源漏掺杂区以及第二外延源漏掺杂区的掺杂类型相同；位于所述栅极结构露出的阱区、第一外延源漏掺杂区以及第二外延源漏掺杂区上的介质层；贯穿介质层且与第一外延源漏掺杂区电连接的第一接触插塞；贯穿介质层且与阱区电连接的第二接触插塞；贯穿所述介质层且与所述第二外延源漏掺杂区电连接的第三接触插塞，且第三接触插塞与第二接触插塞分别位于所述第一接触插塞相对的两侧。本发明提高了测试获得的接触电阻的可靠性和准确性。

技术领域

本发明涉及半导体制造技术领域，特别涉及一种测试结构及其形成方法、测试方法。

背景技术

在半导体的生产工艺中，由于MOS工艺或者CMOS工艺制造的器件集成度的不断提高，半导体器件的小型化也正在面临着挑战。其中，随着半导体器件的不断缩小，寄生外接电阻(Rext)成为限制半导体器件性能的主要因素之一。寄生外接电阻主要包括金属接触层与源漏掺杂区之间的接触电阻(Rc)。

现有技术中，通常采用链接(chain)方式或开尔文测试结构测得接触电阻，其中，链接方式的测试结构包括：在金属接触层两端各连一个接触插塞，并用金属线和下个单元电连接，用链接方式串联起来；通过在两端测试端口之间加电压测电流方式，可以得出整个结构的电阻，再除以接触插塞的个数，就可以得出单个接触插塞加上接触插塞下方金属接触层电阻的一半，从而获得单个接触插塞与金属接触层之间的接触电阻。然而，链接方式仅能测得接触插塞与金属接触层之间的接触电阻，不能测得金属接触层与源漏掺杂区之间的接触电阻，而金属接触层与源漏掺杂区之间的接触电阻是半导体器件中的非常重要的参数之一。

随着嵌入式应力技术的应用，现有技术中半导体提供的测试结构测试获取的接触电阻的准确率低，因此，亟需提供一种新的测试结构以及测试方法，提高测得的接触电阻的准确率。

发明内容

本发明解决的问题是提供一种测试结构及其形成方法、以及测试方法，提高测试获得的接触电阻的准确性和可靠性。

为解决上述问题，本发明提供一种测试结构，包括：基底，位于所述基底内的阱区，所述阱区上具有栅极结构，所述栅极结构两侧的阱区内分别形成有第一外延源漏掺杂区以及第二外延源漏掺杂区，所述第一外延源漏掺杂区与第二外延源漏掺杂区分别位于所述栅极结构相对两侧，且所述阱区、第一外延源漏掺杂区以及第二外延源漏掺杂区的掺杂类型相同；位于所述栅极结构露出的阱区、第一外延源漏掺杂区以及第二外延源漏掺杂区上的介质层；贯穿所述介质层且与所述第一外延源漏掺杂区电连接的第一接触插塞，所述第一接触插塞包括位于所述第一外延源漏掺杂区上的金属接触层以及位于所述金属接触层上的导电插塞；贯穿所述介质层且与所述阱区电连接的第二接触插塞；贯穿所述介质层且与所述第二外延源漏掺杂区电连接的第三接触插塞，且所述第三接触插塞与第二接触插塞分别位于所述第一接触插塞相对的两侧。

可选的，所述第一接触插塞用于提供第一外接电压；所述第二接触插塞用于提供第二外接电压；所述第三接触插塞用于测量所述第一外延源漏掺杂区的底部电势。

可选的，所述金属接触层位于所述第一外延源漏掺杂区部分或全部表面。

可选的，所述金属接触层的材料为硅化镍或者硅化钛。

可选的，所述导电插塞的材料为铜、铝或者钨。

可选的，所述第一外延源漏掺杂区顶部高于所述基底表面，所述第二外延源漏掺杂区顶部高于所述基底表面；或者，所述第一外延源漏掺杂区顶部与所述基底表面齐平，所述第二外延源漏掺杂区顶部与所述基底表面齐平。

可选的，所述第一外延源漏掺杂区和第二外延源漏掺杂区的材料相同。