[发明专利]半导体器件及其形成方法

说明书

本发明的实施例提供了一种形成半导体器件的方法，包括形成从衬底延伸的鳍。鳍具有源极/漏极(S/D)区和沟道区。鳍包括第一半导体层和第一半导体层上的第二半导体层。第一半导体层具有第一组分，且第二半导体层具有不同于第一组分的第二组分。该方法还包括从鳍的S/D区去除第一半导体层，从而使得第二半导体层的在S/D区中的第一部分悬置在间隔中。该方法还包括在S/D区中外延生长第三半导体层，第三半导体层围绕在第二半导体层的第一部分周围。本发明的实施例还提供了一种半导体器件。

技术领域

本发明的实施例涉及半导体领域，更具体地涉及半导体器件及其形成方法。

背景技术

半导体集成电路(IC)产业经历了指数增长。IC材料和设计的技术进步产生了多个IC世代，其中，每个世代都具有比先前世代更小且更复杂的电路。在IC发展过程中，功能密度(即每芯片面积上互连器件的数量)通常增大了而几何尺寸(即，使用制造工艺可以做出的最小的元件(或线))减小了。这种规模缩小工艺通常也具增加产量效率和降低相关成本的益处。这种比例缩小却也增加了处理和制造IC的复杂程度，并且为了实现这些进步，需要在IC处理和制造中有类似的发展。

例如，已经引入多栅极(multi-gate)器件以通过增加栅极-沟道耦合，致力于提高栅极控制以减小截止电流和降低短沟道效应(SCE)。一种这样的多栅极器件是水平全环栅(HGAA)晶体管，其栅极结构在提供栅极控制于水平沟道区周围延伸，以允许它们在元件积极地按比例缩小的同时保持栅极控制和缓解SCE。HGAA晶体管与传统的互补金属氧化物半导体(CMOS)工艺兼容，然而，HGAA晶体管的制造可能存在挑战。例如，现有用于HGAA晶体管的源极和漏极(S/D)形成的方法不能在各个方面满足需求，尤其是当器件间距较小时，诸如40纳米(nm)或更小。

发明内容

本发明的实施例提供了一种形成半导体器件的方法，所述方法包括：形成从衬底延伸的鳍，所述鳍具有源极/漏极区和沟道区，其中，所述鳍包括第一半导体层和所述第一半导体层上的第二半导体层，所述第一半导体层具有第一组分，以及所述第二半导体层具有与所述第一组分不同的第二组分；从所述鳍的所述源极/漏极区去除所述第一半导体层，从而使得所述第二半导体层的在所述源极/漏极区中的第一部分悬置在间隔中；以及在所述源极/漏极区中外延生长第三半导体层，所述第三半导体层围绕在所述第二半导体层的所述第一部分周围。

本发明的实施例还提供了一种形成半导体器件的方法，所述方法包括：形成从衬底延伸的鳍，所述鳍具有多个第一半导体层和多个第二半导体层，所述第一半导体层和所述第二半导体层交替堆叠；在所述鳍的沟道区上方形成伪栅极堆叠件；从所述鳍的源极/漏极区去除所述第一半导体层的部分，从而使得所述第二半导体层的在所述源极/漏极区中的第一部分悬置在各自间隔中；在所述源极/漏极区中外延生长第三半导体层，其中，所述第三半导体层围绕在所述第二半导体层的所述第一部分的每个的周围；去除所述伪栅极堆叠件，从而暴露所述鳍的所述沟道区；从所述鳍的所述沟道区去除所述第一半导体层的部分，从而使得所述第二半导体层的在所述沟道区中的第二部分悬置在各自间隔中；以及在所述鳍的所述沟道区上方形成栅极堆叠件，其中，所述栅极堆叠件围绕在所述第二半导体层的所述第二部分的每个的周围。

本发明的实施例还提供了一种半导体器件，包括：衬底；鳍元件，从所述衬底延伸，其中：所述鳍元件包括沟道区以及所述沟道区的相对侧上的两个源极和漏极区，所述沟道区包括彼此间隔开的沟道半导体层，和所述源极和漏极区的每个都包括彼此间隔开的第一半导体层以及围绕在所述第一半导体层的每个的周围的第二半导体层；以及栅极堆叠件，设置在所述鳍元件的所述沟道区上方并且围绕所述沟道半导体层的每个。

附图说明

当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的实施例。应该强调的是，根据工业中的标准实践，对各种部件没有按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或缩小。