[发明专利]具有纳米压印的图案的存储器装置及其制造方法

说明书

技术领域

本公开的实施例总体上涉及一种半导体制造的存储器装置，并且更特别地，涉及一种具有互联到常规加工的电路的纳米压印的图案的存储器装置。

背景技术

存储器装置的半导体制造允许通过在非常微小的几何尺寸上构造数据位的阵列来实现高密度。传统地，光刻法已经被用来构造这些阵列。然而，光刻法具有其缺点。光刻法工具造价昂贵，每个工具经常耗费数千万美元。

已经提出光刻法的替换方案。一个这样的替换方案是纳米压印光刻法。纳米压印光刻法允许小至10纳米及以下的特征构造的复制。纳米压印过程包含将图案压印到聚合物中，所述图案然后可以用来将特征构造图案化在半导体晶片上。纳米压印光刻法具有相对低廉的成本。然而，由于聚合物的半流体性质，对准精度无法匹配压印的特征构造的微小尺寸，并且造成对准误差。

因此，需要一种方法，其能够允许纳米压印的益处，同时能够成本高效地将这样的纳米压印的图案互联到晶片中的传统加工的电路。

发明内容

本公开的实施例总体上涉及一种存储器装置及其制造方法，所述存储器装置具有互联到常规加工的电路的纳米压印的图案。存储器装置包含多个导电迹线，具有多个导电垫的基板、以及多个导电柱。每个导电垫尺寸化为考虑到纳米压印工艺中固有的对准误差。每个导电柱联接到导电迹线与导电垫之间，所述导电迹线与导电垫允许将纳米压印光刻法的非常微小的特征构造互联到常规图案化的晶片的更大的特征构造。

在一个实施例中，公开了一种存储器装置。存储器装置包含多个导电迹线。多个导电迹线设置在公共平面中。多个导电迹线中的第一导电迹线具有第一长度。多个导电迹线中的第二导电迹线具有第二长度，并且第二长度小于第一长度。存储器装置还包含基板，所述基板具有形成在其中的多个导电垫。存储器装置还包含多个导电柱。多个导电柱中的第一导电柱联接在第一导电迹线与多个导电垫中的第一导电垫之间。多个导电柱中的第二导电柱联接在第二导电迹线与多个导电垫中的第二导电垫之间。

在另一实施例中，公开了一种存储器装置。存储器装置包含设置在公共平面中的多个导电迹线。存储器装置还包含基板，所述基板具有形成在其中的多个导电垫。多个导电垫中的第一导电垫与多个导电垫中的第二导电垫在X维度上和Y维度上都间隔开。存储器装置还包含多个导电柱。多个导电柱中的第一导电柱在第一导电垫与多个导电迹线中的第一导电迹线之间延伸。多个导电柱中的第二导电柱在第二导电垫与多个导电迹线中的第二导电迹线之间延伸。

在另一实施例中，公开了一种方法。方法包含在第一层上形成一个或多个导电垫，在一个或多个导电垫之上沉积光致抗蚀剂，将代表第二层的压印光刻法印模对准到第一层，并且使用压印光刻法同时在第二层中形成一个或多个导电柱以及一个或多个导电迹线。第二层到第一层的对准包含X维度上的对准误差±ΔX以及Y维度上的对准误差±ΔY。每个导电柱具有X维度上的尺寸F_X以及Y维度上的尺寸F_Y。导电垫中的每一个具有X维度上至少2ΔX-F_X的尺寸以及Y维度上至少2ΔY-F_Y的尺寸。一个或多个导电柱中的每一个与导电垫和导电迹线两者都接触。

附图说明

为了使得上面列举的本公开的特征可以被更详细地理解，将参考实施例(其中一些在附图中被图示)对上面简要概括的本公开进行更详细的描述。然而，应注意的是，附图仅图示了本公开的典型实施例，并且因此不应认为限制其范围，因为本公开可以允许其他等效的实施例。

图1是根据本文描述的一个实施例的存储器阵列的示意图。

图2是根据本文描述的一个实施例的存储器阵列的示意立体图。

图3是根据本文描述的一个实施例的图案的负像形貌图，所述图案可被用作印模，用于将具有自对准的导电柱的多个导电迹线纳米压印到基板之上。

图4A至图4E图示了根据本文描述的一个实施例的一个或多个导电迹线的俯视图，所述一个或多个导电迹线中的每一个具有互联到基板上相应的导电垫的自对准的导电柱。

图5是根据本文描述的一个实施例的晶片的截面图，所述晶片具有互联到常规加工的晶体管电路的纳米压印的图案。

为便于理解，在可能的情况下使用了相同附图标记来指代附图中共有的相同元素。应预期的是，在没有详述的情况下，一个实施例中公开的元素可以有利地应用在其他实施例中。

具体实施方式