[发明专利]一种全相位数字延迟锁相环装置及工作方法

说明书

本发明实施例公开了一种全相位数字延迟锁相环装置及工作方法，所述方法包括：对参考时钟信号进行延时处理，获得第一时钟信号；对所述第一时钟信号进行延时处理，获得第二时钟信号；利用所述第一时钟信号和所述第二时钟信号完成相位锁定，并获取对应的锁定值；根据所述锁定值和预设的任意所需相移值所对应的从延迟值，获取所需从延时单元数；根据获取的从延时单元数对从输入时钟信号进行延时处理，获得所需相移的第三时钟信号。

技术领域

本发明涉及电子技术领域，尤其涉及一种全相位数字延迟锁相环装置及工作方法。

背景技术

时钟信号作为数字电路中的关键信号，它在模块间传递的延时及相位偏移是衡量时钟分布质量好坏的重要指标。随着芯片规模的增大，接口速率的增加，片内时钟分布质量和时钟延迟变得尤其重要，传统的时钟树已经无法保持片内高速时钟的精确同步需求。目前高性能时钟技术的趋势是数字延迟锁相环(Delay-Locked Loop，DLL)技术，该技术能够实现分频、倍频和移相等功能，具有较强的应用价值。

随着存储器件接口速率越来越快，为保证数据正确采样也开始使用DLL。数字延迟锁相环的基本原理，如图1所示，延迟线产生输入时钟的延时输出，即反馈时钟，控制逻辑对输入时钟和反馈时钟进行抽样、比较，获得相应的控制信号，对延迟线进行调整，从而实现相位的锁定。但是，在实现本发明过程中，发明人发现现有实现时钟相移的数字DLL技术，尤其是包括主从结构的DLL技术，通常只针对固定相移，且工作频率范围有限，因此适用范围较窄。

发明内容

为解决上述技术问题，本发明实施例期望提供一种全相位数字延迟锁相环装置及工作方法，能够在全周期和半周期工作模式下，根据所述锁定值和预设的任意所需相移值所对应的从延迟值，获取所需从延时单元数，从而实现对输入时钟的任意相移，并解决工作频率受限问题。

本发明的技术方案是这样实现的：

第一方面，本发明实施例提供了一种全相位数字延迟锁相环的工作方法，所述方法包括：

对参考时钟信号进行延时处理，获得第一时钟信号；

对所述第一时钟信号进行延时处理，获得第二时钟信号；

利用所述第一时钟信号和所述第二时钟信号完成相位锁定，并获取对应的锁定值；

根据所述锁定值和预设的任意所需相移值所对应的从延迟值，获取所需从延时单元数；

根据获取的从延时单元数对从输入时钟信号进行延时处理，获得所需相移的第三时钟信号。

在上述方案中，所述利用所述第一时钟信号和所述第二时钟信号完成相位锁定，并获取对应的锁定值，包括：

利用所述第一时钟信号和所述第二时钟信号进行鉴相，并根据鉴相结果完成相位锁定，获取对应的锁定值。

在上述方案中，所述利用所述第一时钟信号和所述第二时钟信号进行鉴相，并根据鉴相结果完成相位锁定，获取对应的锁定值，具体包括：

利用所述第一时钟信号和所述第二时钟信号进行鉴相，并根据鉴相结果调整主延时单元的数目；

在完成主延时单元数目的调整后，重新利用调整后的主延时单元数对所述参考时钟信号进行延时处理，获取对应的第一时钟信号，并继续对获取的所述第一时钟信号进行延时处理获取对应的第二时钟信号；

判断是否达到锁定状态；以及，

当判断未达到锁定状态时，返回继续利用主延时单元数目调整后获取的第一时钟信号和第二时钟信号进行鉴相和调整主延时单元数目，直到达到锁定状态；

当判断达到锁定状态时，将对应的主延时单元数作为锁定值输出。

在上述方案中，所述判断是否达到锁定状态，具体包括：