[发明专利]用于实现可控延时的方法和延时电路

说明书

本发明提供一种用于实现可控延时的方法和延时电路，所述方法包括：提供基本延时单元，所述基本延时单元包括多个子延时单元，所述多个子延时单元各自的输入端均连接到外部输入端，所述多个子延时单元各自的输出端均连接到外部输出端，并且所述多个子延时单元之间串联连接；以及对所述多个子延时单元之间的连接处进行有选择地切割，以实现不同的延时。本发明所提供的用于实现可控延时的方法和延时电路结合工艺上的工艺切割技术，不需要引入额外的电路，可实现多阶精确的延时方案，且产品调试周期短。

技术领域

本发明涉及集成电路技术领域，具体而言涉及一种用于实现可控延时的方法和延时电路。

背景技术

在一个新工艺或新产品的设计初期，线和器件的延迟很难把握。这样，在关键路径上的延迟，往往需要做一些选项。例如，在静态随机存取存储器(SRAM)设计初期，设计人员需要改变反馈路径中的延迟选项来调制单路性能。PEK的设计，要求不仅覆盖范围大，而且速度特别快，这样反馈路径上的延迟要求更加精确。

可控的延迟设计单元已经被广泛应用，通常的作法是外置管脚加内置解码器。这种方案比较方便，但也有一些局限：首先，内置解码器占用了很大的版图面积；其次，内置解码器带来了一些无法精确计算的器件延迟；再次，内置解码器受到面积限制，不能有太多阶。后段工艺光罩作选择器，可以实现多阶精确的延时方案。然而，这种方案需要更换光罩(mask)，虽然不需要引入解码电路，面积小，延时精确，但更换光罩周期长。

发明内容

针对现有技术的不足，一方面，本发明提供一种用于实现可控延时的方法，其特征在于，所述方法包括：提供基本延时单元，所述基本延时单元包括多个子延时单元，所述多个子延时单元各自的输入端均连接到外部输入端，所述多个子延时单元各自的输出端均连接到外部输出端，并且所述多个子延时单元之间串联连接；以及对所述多个子延时单元之间的连接处进行有选择地切割，以实现不同的延时。

在本发明的一个实施例中，所述切割是采用切割选项单元来实现，所述切割选项单元的版图叠加在所述基本延时单元的版图上，用于选择所述多个子延时单元中的一个或多个，以实现定制化延时。

在本发明的一个实施例中，所述切割选项单元包括切割单元，所述切割单元代表切割位置，所述切割位置处用于实施工艺切割技术。

在本发明的一个实施例中，所述切割选项单元包括多个切割单元，所述多个切割单元基于不同的延时需求形成不同的切割选项单元。

在本发明的一个实施例中，所述切割单元的数目基于不同的延时需求而设置。

在本发明的一个实施例中，所述子延时单元的数目基于电路需求而设置。

在本发明的一个实施例中，所述子延时单元包括双反相器。

在本发明的一个实施例中，所述子延时单元包括金属氧化物半导体电容器。

另一方面，本发明还提供一种延时电路，所述延时电路包括基本延时单元，所述基本延时单元包括多个子延时单元，所述多个子延时单元各自的输入端均连接到外部输入端，所述多个子延时单元各自的输出端均连接到外部输出端，并且所述多个子延时单元之间串联连接，所述多个子延时单元之间的连接处用于被有选择地切割，以实现不同的延时。

在本发明的一个实施例中，所述切割是采用切割选项单元来实现，所述切割选项单元的版图叠加在所述基本延时单元的版图上，用于选择所述多个子延时单元中的一个或多个，以实现定制化延时。

本发明所提供的用于实现可控延时的方法和延时电路结合工艺上的工艺切割技术，不需要引入额外的电路，可实现多阶精确的延时方案，且产品调试周期短。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：