[发明专利]三维叠层结构

说明书

技术领域

本发明实施例涉及一种叠层结构，且尤其涉及一种三维叠层结构。

背景技术

将多样组件例如微处理器、内存、光电组件、混合信号电路以及微机电系统(MEMS；microelectromechanical systems)高密度的集成为一项具有挑战性的任务。用于达成高密度集成的一种可能方式为三维叠层，也可称为不同微电子组件在晶片阶段(wafer level)的三维集成。三维叠层结构可提供许多优点，包括更高密度的内联机，内联机长度及封装尺寸的缩减或是体积的减少。

发明内容

本发明提供一种叠层结构，能有效地改善电性能并为半导体装置带来较佳的可靠性。

根据本发明的一些实施例，叠层结构包括第一晶粒、第二晶粒、间隙物保护结构以及抗接合层。第一晶粒具有第一接合结构，其中第一接合结构包括接触垫。第二晶粒具有第二接合结构，其中第二晶粒叠层在第一晶粒上，且第二接合结构与第一接合结构接合。间隙物保护结构是设置在第一晶粒上且环绕第二晶粒，其中间隙物保护结构覆盖第二晶粒的侧壁。抗接合层是设置在第一晶粒上且位于间隙物保护结构以及第一晶粒之间。

根据本发明的一些实施例，叠层结构的制造方法，包括：提供具有第一接合结构的第一晶片，其中第一晶片具有至少一第一接合区域以及至少一第一非接合区域；形成抗接合层于第一晶片的所述至少一第一非接合区域上，并覆盖第一接合结构的接触垫的上表面；提供具有第二接合结构的第二晶片，其中第二晶片具有至少一第二接合区域以及至少一第二非接合区域；将第二晶片的第二接合结构与第一晶片的第一接合结构接合；于第二晶片内的至少一第二接合区域以及至少一第二非接合区域之间形成凹槽；移除第二晶片的至少一第二非接合区域以暴露出位于第一晶片的第一非接合区域中的抗接合层；形成材料层覆盖所剩的第二晶片以及覆盖位于第一晶片的至少一第一非接合区域内的抗接合层；以及，对材料层进行蚀刻以形成环绕所剩的第二晶片的间隙物保护结构，且移除抗接合层的至少一部分以暴露出接触垫的上表面。

根据本发明的一些实施例，叠层结构的制造方法，包括：提供具有第一接合结构的第一晶片，其中第一晶片具有至少一第一接合区域以及至少一第一非接合区域；对第一晶片的至少一第一非接合区域进行蚀刻以形成暴露出第一接合结构的接触垫的开口；形成抗接合层于第一晶片的至少一第一非接合区域的开口中以覆盖第一接合结构的接触垫的上表面；提供具有第二接合结构的第二晶片，其中第二晶片具有至少一第二接合区域以及至少一第二非接合区域；将第二晶片接合于第一晶片上；移除第二晶片的至少一第二非接合区域以暴露出位于第一晶片的至少一第一非接合区域中的抗接合层；形成材料层覆盖所剩的第二晶片以及覆盖位于第一晶片的至少一第一非接合区域内的抗接合层；以及，对材料层进行蚀刻以形成环绕所剩的第二晶片的间隙物保护结构，且移除抗接合层的至少一部分以暴露出位于第一晶片的至少一第一非接合区域中的接触垫的上表面。

基于上述，本发明实施例提供叠层结构及其制造方法，其中具有间隙物保护结构保护上层晶片或晶粒的叠层结构可以更加坚固，因此，可改善电性能并为半导体装置带来较佳的可靠性。由于上层晶片(或晶粒)与底层晶片(或晶粒)可以具有不同接点设置(footprint)，因此设计自由度较高，或者可以不必使用高成本的衬底穿孔。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1为依据本发明的一些实施例的三维叠层结构的一部分的剖面示意图。

图2A至图2H为依据本发明的一些实施例的三维叠层结构的制造方法的各种阶段的三维叠层结构的剖面示意图。

图3为依据本发明的一些实施例中形成一个三维叠层结构的制造方法的工艺步骤的示例流程图。

附图标记说明：

100：第一晶片；

100’：第一晶粒；

100A、200A：非接合区域；

100B、200B：接合区域；

102、202：半导体衬底；

103、203：绝缘层；

104、204：半导体装置；

105、205：栅极结构；

106、206：主动区域；

107、207：隔离结构；

108、208：金属化结构；

120、220：接合结构；

120a、126a、140a、220a、226a、300a：上表面；