[发明专利]外延层的制作方法

说明书

本发明公开一种外延层的制作方法，包含提供一硅基底，一介电层覆盖硅基底，接着形成一凹槽于硅基底和介电层内，之后进行一选择性外延成长步骤以及一非选择性外延成长步骤，分别形成一第一外延层和第二外延层于凹槽内，第一外延层不覆盖介电层的上表面，其中凹槽由第一外延层和第二外延层共同填满，最后平坦化第一外延层和第二外延层。

技术领域

本发明涉及一种外延层的制作方法，尤其是涉及一种结合选择性外延步骤和非选择性外延步骤的外延层的制作方法。

背景技术

近年来，随着各种消费性电子产品不断的朝小型化发展，半导体元件设计的尺寸也不断缩小，以符合高集成度、高效能和低耗电的潮流以及产品需求。

然而，随着电子产品的小型化发展，现有的平面晶体管已经无法满足产品的需求。因此，目前发展出一种非平面晶体管的鳍状晶体管技术。与平面晶体管不同，在鳍状晶体管具有立体的栅极通道结构，以缩小晶体管的物理尺寸，此外，鳍状晶体管还具有减少基底的漏电、降低短通道效应，并具有较高的驱动电流的特色。

但由于鳍状晶体管是属于立体的结构，较传统结构复杂，制造难度也偏高，而且依现今对电子产品要求体积小和速度快的情况下，还需要一种新颖的鳍状晶体管装置的制作方法，以达成业界的需求。

发明内容

根据本发明的较佳实施例，一种外延层的制作方法，包含提供一硅基底，一介电层覆盖硅基底，接着形成一凹槽于硅基底和介电层内，进行一选择性外延成长步骤以形成一第一外延层于凹槽内，其中第一外延层不覆盖介电层的一上表面，之后进行一非选择性外延成长步骤以形成一第二外延层于凹槽内，并且第二外延层覆盖介电层的该上表面，其中凹槽由第一外延层和第二外延层共同填满，最后平坦化第一外延层和第二外延层，使得第二外延层和介电层切齐。

附图说明

图1至图10所绘示的为根据本发明较佳实施例的形成一种外延层的制作方法。

主要元件符号说明

10 硅基底 12 介电层

14 上表面 16 上表面

18 图案化掩模层 20 N型掺杂区

22 图案化掩模层 24 P型掺杂区

26 图案化掩模层 28 凹槽

30 第一外延层 32 第二外延层

34 上表面 36 上表面

38 掩模层 40 外延层

42 掩模层 44 间隙壁

46 鳍状结构

具体实施方式

请参考图1至图10，图1至图10所绘示的为根据本发明较佳实施例的形成一种外延层的制作方法。如图1所示，首先提供一硅基底10。接着，在硅基底10上形成一介电层12，其可包含有单一材料层或多层堆叠薄膜，介电层12可以包含氮化硅、氧化硅或氮氧化硅等。介电层12接触硅基底10的一上表面14，介电层12的上表面16和硅基底10的上表面14平行。接着，根据不同制作工艺上的需求，硅基底10上可至少定义有第一区A和第二区B，第一区A可以为周边电路区或是平坦式晶体管区，第二区B可以为核心电路区或是鳍状晶体管区，第二区B又可分为二个掺杂区，例如一N型掺杂区以及一P型掺杂区。介电层12可以是用于形成第一区中的浅渠沟隔离时所留下的垫氧化层。