[发明专利]挥发性半导体存储装置、其再新控制电路及方法

说明书

本发明公开一种挥发性半导体存储装置、其再新控制电路及方法。所述挥发性半导体存储装置包括各自具有选择用晶体管与存储元件的多个存储单元，所述挥发性半导体存储装置的再新控制电路包括：第1比较部件，将所述挥发性半导体存储装置的与通常存储用存储单元不同的存储单元的存储电压跟规定的临界电压进行比较，并输出比较结果信号，停止所述存储单元的自我再新，直至所述存储电压下降至小于规定的临界电压为止。此处，所述挥发性半导体存储装置的与通常存储用存储单元不同的存储单元是形成在与所述通常存储用存储单元的阵列邻接的区域中。

技术领域

本发明涉及一种动态存取存储体(以下称作DRAM)等挥发性半导体存储装置的再新(refresh)控制电路及方法与挥发性半导体存储装置。

背景技术

图1是表示现有例的DRAM的存储单元(memory cell)MC1与再新控制电路的结构例的电路图。图1中，包括再新控制器10以及锁存型读出放大器11(latch-type senseamplifier)，位线BL及/BL连接至锁存型读出放大器11，通常存储用存储单元MC1是具备金属氧化物半导体(Metal Oxide Semiconductor，MOS)晶体管(transistor)Q1以及电容器(capacitor)C1而构成。此处，电容器C1是通过利用一对电极膜夹住绝缘膜而形成。由锁存型读出放大器11经由位线(bit line)BL来从存储单元MC1的MOS晶体管Q1的漏极(drain)读出存储电压Vsn，来进行数据的判定。此处，在电容器C1中蓄积有电荷时，对于MOS晶体管Q1而言成为逆偏压状态，因此从电容器C1沿基板方向产生漏(leak)电流，从而产生电荷放电。因此，在DRAM中，对于各个位(bit)的存储单元MC1，必须定期地使存储单元MC1的状态复原，将此称作再新。在再新时，具体而言，通过选择字符线(word line)WL及位线BL来将选择用MOS晶体管Q1设为导通，根据要存储的数据来将规定的存储电压充电至电容器C1。该再新例如是以64ms的时间间隔来进行。

若假设DRAM的再新所耗费的消耗电力在所有存储单元中均相同，且在1次再新动作中耗费的消耗电流是固定的，则为了降低在再新动作中耗费的所有消耗电流，只要加长再新间隔，减少每单位时间的再新动作的次数即可。然而，理想的是，自我再新(selfrefresh)时的消耗电流少，因此再新间隔被控制为，在存储单元的特性(停顿(pause)时间特性)允许的范围内尽可能延长。此处，停顿时间特性存在温度依存性，在DRAM的存储单元中，温度越高则停顿时间越短，温度越低则停顿时间越长。

例如在专利文献1中揭示了：为了削减低温时的消耗电流，使DRAM的自我再新周期根据停顿特性的温度依存性来变化。具体而言，由第1电流生成电路、第2电流生成电路、脉波(pulse)信号生成电路以及计数器(counter)电路构成定时器(timer)电路。第1电流生成电路生成具备正的温度系数的第1电流I1，第2电流生成电路生成实质上不具备温度系数的固定值的第2电流I2，脉波信号生成电路生成具备与第1电流及第2电流之和的电流(I1+I2)相应的周期的脉波信号。计数器电路对由脉波信号生成电路所生成的脉波信号进行分频而输出定时器信号。

现有技术文献

专利文献

专利文献1：日本专利特开2006-228383号公报

非专利文献

非专利文献1：木原雄治等，「使用DRAM技术的新型SRAM技术」，电子通信资讯学会论文志，C，电子学，J89-C(10)，pp.725-734，2006年10月1日

[发明所欲解决的课题]

但是，专利文献1的再新控制电路存在下述问题，即，必须具备第1电流生成电路、第2电流生成电路、脉波信号生成电路与计数器电路，因此电路规模变得极大。