[发明专利]一种沟槽肖特基势垒二极管及其制造方法

说明书

技术领域

本发明属于半导体技术领域，尤其是涉及一种沟槽肖特基势垒二极管及其制造方法。

背景技术

肖特基势垒二极管是利用金属与半导体接触形成的金属－半导体结原理制作的。传统的平面型肖特基势垒二极管器件通常由低掺杂浓度的N型外延层与顶面沉积的金属层形成肖特基势垒接触而构成。金属与N型单晶硅的功函数差形成势垒，该势垒的高低决定了肖特基势垒二极管的特性。较低的势垒高度使器件反向阻断电压低，反向漏电大，正向导通压降低；较高势垒高度则使器件反向阻断电压高，反向漏电小，但正向导通压降高。在器件处于反向偏置时，器件内部电场强度最大处位于势垒界面附近N型外延层顶面；同时，还存在势垒高度降低效应，即随着反向偏置电压升高势垒高度降低的现象。上述两点这使得器件的反向漏电随着反向偏置电压升高迅速增大，并最终导致器件发生击穿，严重限制了平面型肖特基势垒二极管的性能和器件可靠性。针对上述问题，沟槽肖特基势垒二极管被发明出来，部分克服了上述平面型肖特基势垒二极管的缺点。

沟槽肖特基势垒二极管的显著特点是在N型外延层中存在若干周期排布的沟槽栅，而N型外延层与顶面沉积的金属层形成的肖特基势垒存在于沟槽栅之间。所述沟槽栅由延伸入N型外延层中的沟槽，覆盖在沟槽表面的隔离层，以及填充其中的与顶面沉积的金属层连接的导电材料组成。如美国专利US5365102中所披露的一种沟槽肖特基势垒二极管及制造方法。

由于周期排布的沟槽栅结构的存在，使器件处于反向偏置时内部电场强度分布以及电场强度的最大值都发生了变化：首先，N型外延层中电场强度最大值出现的位置，由N型外延层的顶面转移至N型外延层体内沟槽栅底部附近区域，沟槽栅侧壁之间的N型外延层完全耗尽，使肖特基势垒被耗尽层保护。另外，反向偏置电压由N型外延层和沟槽栅结构中的隔离层分担，使N型外延层中的电场强度降低；根据物质中电场强度与物质相对介电常数的乘积在不同物质交界界面处连续的定理，分担的比例取决于N型外延层和隔离层的相对介电常数，隔离层相对介电常数越小，其中电场强度就越大，隔离层所分担的反向偏置电压就越大。反向偏置时N型外延层中的最大电场强度位置不出现在肖特基势垒区域，同时该电场强度降低，使得沟槽肖特基势垒二极管抑制了势垒高度降低效应，有效减小了反向漏电，器件反向阻断电压能力和可靠性都有很大提升。

由此可见，改进沟槽栅结构，使隔离层可以分担更大的反向偏置电压，降低N型外延层中的电场强度，对进一步提升器件性能和可靠性具有重要意义。

发明内容

本发明提供了一种比现有技术的沟槽肖特基势垒二极管具有更低反向漏电，更好电压反向阻断能力，能承担更高反向偏压，可靠性更佳和成本更低的沟槽肖特基势垒二极管。

本发明还提供了一种沟槽肖特基势垒二极管的制造方法，该制造方法步骤少，制造成本低，实现了改进的沟槽栅结构，能有效提高器件性能和可靠性。

为实现上述目的，本发明采用的技术方案如下：

一种沟槽肖特基势垒二极管，包括中部的有源区和环绕有源区的截止区，有源区自上而下依次由阳极金属层、肖特基势垒金属层、第一导电类型轻掺杂的N型外延层、第一导电类型重掺杂的单晶硅衬底和阴极金属层构成；N型外延层上部设有若干沟槽，沟槽横向间隔设置；肖特基势垒金属层与相邻沟槽之间的N型外延层的顶面形成肖特基势垒接触；沟槽内填充有导电多晶硅，导电多晶硅的顶面与肖特基势垒金属层形成欧姆接触；导电多晶硅与沟槽之间设有隔离层，隔离层的内部设有真空间隙；沟槽在有源区和截止区相互连通。

本发明中在隔离层内设置了真空间隙，真空相对介电常数为1，由单晶硅制得的N型外延层的相对介电常数为11.9，依据物质中电场强度与物质相对介电常数的乘积在不同物质交界界面处连续的定理，则真空间隙中的电场强度是N型外延层的11.9倍。由于真空具有已知物质的最小相对介电常数，所以内部设有真空间隙的隔离层所承担的电场强度远大于单纯使用其它不导电介质的隔离层。在同样的反向偏置条件下，内部设有真空间隙的隔离层分担了更高的反向偏压，N型外延层和肖特基势垒所需承担的反向偏压有效降低，从而更好的抑制了势垒高度降低效应，降低了器件反向漏电，提高了器件电压反向阻断能力，提升了器件的可靠性。因肖特基势垒承担的反向偏压低，则可使用势垒较低的肖特基势垒金属层以降低器件正向开启压降，改善了器件正向导通特性，而且一般来说，势垒较低金属所含贵金属比例低，因此肖特基势垒金属层成本低，可降低整个器件的成本。

作为优选，隔离层为二氧化硅层。

作为优选，真空间隙的宽度为10～1000Å。