[发明专利]感测电路、存储装置以及操作存储装置的方法

说明书

本发明的实施例提供感测电路、存储装置以及操作该存储装置的方法。该感测电路包括：电源输入端；依次连接的输入节点、感测节点和输出节点；预充电电路，耦接在该电源输入端和该感测节点之间；隔断单元，耦接在该感测节点和该输入节点之间；以及输出单元，耦接到该感测节点，并且配置为根据该感测节点的电压而在该输出节点输出第一输出信号，其中，当该感测节点的电压小于设定阈值电平时，该第一输出信号为第一逻辑电平，当该感测节点的电压大于或等于该设定阈值电平时，该第一输出信号为第二逻辑电平，并且该隔断单元响应于该第一输出信号为该第一逻辑电平而截止，并且该隔断单元响应于该第一输出信号为该第二逻辑电平而导通。

技术领域

本发明的实施例涉及感测电路、存储装置以及操作存储装置的方法。

背景技术

诸如闪存之类的存储装置已经广泛应用于例如手机、数码相机、平板电脑、个人计算机之类的电子装置中。闪存通常包括两种类型，即，NOR闪存和NAND闪存。NOR闪存和NAND闪存包括多个存储单元(memory cell)，存储单元均由具有浮动栅极(floating gate)三端(源极、漏极和控制栅极)器件构成。向该浮动栅极注入电荷的过程就是编程的过程。对于浮动栅极中存在电荷的存储单元，由于浮动栅极的感应作用，仅需要在控制栅极施加较小的偏置电压，甚至施加0V的偏置电压，就可以使得三端器件导通。通常，将浮动栅极中存在电荷认为存储单元中存在例如，数据“1”。也就是说，当存储单元中存在数据“1”时，存储单元的对应的阈值电压会降低。

发明内容

本公开的实施例提供一种感测电路，包括：电源；输入节点、感测节点和输出节点；预充电电路，耦接在所述电源和所述感测节点之间；隔断单元，耦接在所述感测节点和输入节点之间；以及输出单元，耦接到所述感测节点，并且配置为根据所述感测节点的电压而在所述输出节点处输出第一输出信号，其中，当所述感测节点的电压小于设定阈值电平时，所述第一输出信号为第一逻辑电平，当所述感测节点的电压大于或等于所述设定阈值电平时，所述第一输出信号为第二逻辑电平，并且所述隔断单元响应于所述第一输出信号为所述第一逻辑电平而截止，并且所述隔断单元响应于所述第一输出信号为所述第二逻辑电平而导通。

例如，所述隔断单元包括第一PMOS晶体管，其中，所述第一PMOS晶体管的源极与所述感测节点耦接，所述第一PMOS晶体管的漏极与输入节点耦接，所述第一PMOS晶体管的栅极接收所述第一输出信号或与之对应的控制信号。

例如，所述感测电路进一步包括反相器，与所述输出单元耦接以在所述反相器的输出端处输出与所述第一输出信号相反的第二输出信号。

例如，所述隔断单元包括第一NMOS晶体管，其中，所述第一NMOS晶体管的漏极与所述感测节点耦接，所述第一NMOS晶体管的源极与所述输入节点耦接，所述第一NMOS晶体管的栅极接收所述第二输出信号或与之对应的控制信号。

例如，所述隔断单元还包括第一PMOS晶体管，其中，所述第一PMOS晶体管的源极与所述感测节点耦接，所述第一PMOS晶体管的漏极与所述输入节点耦接，所述第一PMOS晶体管的栅极接收所述第一输出信号或与之对应的控制信号。

例如，所述第一PMOS晶体管与所述第一NMOS晶体管并联或串联。

例如，所述感测电路还包括在所述感测节点和所述隔断单元之间设置的单向导通电路，其中，所述单向导通电路具有与感测节点耦接的输入端以及与所述隔断单元耦接的输出端。

例如，所述单向导通电路包括第二NMOS晶体管，所述第二NMOS晶体管的漏极和栅极短接并且与所述感测节点耦接，所述第二NMOS晶体管的源极与所述隔断单元耦接，或者所述单向导通电路包括二极管，所述二极管的阳极与感测节点耦接，所述二极管的阴极与隔断单元耦接。

例如，所述感测电路还包括第三晶体管，其中，所述第三晶体管与所述单向导通电路并联，并且根据施加至其栅极的单向导通信号而导通或截止。