[发明专利]用于存储器模块的动态随机存取存储器(DRAM)部件

说明书

本文描述的实施例描述了用于高性能、大容量带寄存器的存储器模块(诸如带寄存器的双列直插式存储器模块(RDIMM))的动态随机存取存储器(DRAM)部件的技术。一个DRAM部件可以包括存储器单元集合和引导逻辑。引导逻辑可以包括第一数据接口和第二数据接口。第一数据接口和第二数据接口以第一模式选择性地耦合到控制器部件，并且第一数据接口以第二模式选择性地耦合到控制器部件，并且第二数据接口以第二模式选择性地耦合到第二DRAM部件。

背景技术

计算存储器系统通常由连接到一个或多个处理器的一个或多个动态随机存取存储器(DRAM)集成电路(本文中被称为DRAM 设备)组成。多个DRAM设备可以被布置在诸如双列直插式存储器模块(DIMM)的存储器模块上。DIMM包括安装在印刷电路板 (PCB)上的一系列DRAM设备，并且通常被设计用于个人计算机、工作站、服务器等的使用。存在多种不同类型的存储器模块，包括：无缓存的DIMM(UDIMM)，其中命令/地址和数据总线都直接附接到DRAM部件；带寄存器的DIMM(RDIMM)，其中命令/地址总线被缓冲，但数据总线未被缓冲；和负载降低的DIMM (LRDIMM)，其中对于命令/地址总线以及数据总线两者存在缓存芯片。一般而言，由于存储器通道的电信号传送性质较差，存储器通道的容量和带宽要求越高，需要越多的缓冲以实现期望的性能。

随着平滑缩小光刻特征尺寸，连续几代的DRAM部件已经出现在市场上。因此，每一代的设备存储容量都已经增加。随着晶体管性能的提高，每一代都看到了接口的信号传送速率增加。

不幸的是，一个未示出可比较改进的存储器系统设计的度量是单个存储器通道可以支持的最大模块数。随着信号传送速率的增加，最大模块数逐渐减少。

这种减少的主要原因是在标准存储器系统中使用的链路拓扑。当更多的模块被添加到系统时，信号传送完整性降低，并且高速信号传送变得越来越困难。当以最大信号传送速率运行时，当今的典型存储器系统仅限于一个或两个模块。

某些未来的存储器系统可能受限于以最高信号传送速率在单个模块上设备的单内存区块(rank)(或设备堆叠的单内存区块)。

附图说明

在附图的图中通过示例的方式而非限制的方式图示了本公开内容。

图1是根据一个实施例的具有包含多个通道(其中每个通道具有2个DIMM)的存储器系统的四处理器计算系统的框图。

图2示出了根据一个实现的常规存储器系统中的信号传送链路的物理连接拓扑。

图3A是根据一个实施例的具有72×8DRAM的两个存储器模块的RDIMM存储器系统的框图。

图3B是具有根据一个实施例的具有18×8DRAM的一个存储器模块和连续性模块的RDIMM存储器系统的框图。

图4A-4C是根据各种实施例的具有不同数量的DRAM堆叠的 RDIMM的框图。

图5是根据一个实施例的具有在链中布置的多个DRAM堆叠的存储器系统的框图，其中DRAM部件包括两个主DQ接口。

图6A-6B示出了根据一个实施例的被定向到具有两个模块存在的存储器系统的读取事务。

图7A-7B示出了根据一个实施例的被定向到具有单个DRAM 模块和连续性模块呈现的系统的读取事务。

图8A-8B示出了根据一个实施例的在相同模块上的两个 DRAM堆叠之间的直接传递。

图9A-9B示出了根据一个实施例的在不同模块上的两个 DRAM堆叠之间的直接传递。

图10示出了根据一个实施例的用于各种模块和通道配置的由控制器部件看到的增量读取延迟。

图11示出了根据一个实施例的用于在主DRAM部件中的DQa 接口和DQb接口之间的接收到发射路径的附加细节。