[发明专利]数字到相位转换器

说明书

公开了用于将数字信号转换成时钟相位的系统和方法。示例数字到相位转换器电路接收互补的同相和正交时钟信号并且在由数字相位控制输入控制的相位处产生四个时钟输出。该数字到相位转换器使用第一和第二预驱动器模块来缓冲该同相和正交时钟信号并且产生对应的具有受控的转换速率的经缓冲时钟信号。混频器模块通过形成经缓冲时钟信号的加权组合来产生时钟输出。该加权基于相位控制输入来确定。经缓冲时钟信号的受控的转换速率允许数字混频器模块提供准确的相位控制。该数字到相位转换器还可包括输出缓冲器，该输出缓冲器补偿时钟输出的相位与相位控制输入之间的关系中的非线性。

技术领域

本发明涉及电子电路，尤其涉及用于将数字信号转换成时钟相位的电子电路。

背景技术

在电子系统中高速串行通信链路的使用持续增长。高速串行通信链路可以根据各种标准(诸如USB、HDMI、SATA、以及PCIe)来操作。串行器/解串器(SERDES)从串行通信链路传送和接收数据。

图1是解串器(也被称为时钟和数据恢复电路或CDR)的功能框图。该解串器是“半速率”设计，其中时钟信号的频率是数据率的一半。

采样器模块111基于来自数字到相位转换器121的采样时钟信号Φ0、Φ90、Φ180、Φ270来采样接收到的数据(RX)。采样时钟信号根据它们的相对定时可以被称为0、90、180、270度时钟信号。数字到相位转换器121(也被称为相位内插器)通过从(例如，接收自PLL的)同相和正交时钟信号(I/Q时钟)进行内插来产生采样时钟信号。同相和正交时钟信号是差分(互补)信号，其中正交时钟信号从同相时钟信号移位90度。数字到相位转换器121基于来自环路滤波器模块131的相位控制(“相位(PHASE)”)来产生(相对于同相和正交时钟信号)具有一相位的采样时钟信号。

环路滤波器模块131使用来自采样器模块111的经采样的收到数据以产生相位控制。环路滤波器模块131一般地操作用于将0和180度采样时钟信号放置在收到数据的中心，并且将90和270度采样时钟信号放置在收到数据的边沿。0度和180度时钟信号可随后被用于采样所接收到的数据信号以产生经恢复的数据，且90度和270度时钟信号可被用于采样所接收到的数据信号(其中这些采样用于定时恢复)。

数据解串器模块141将来自采样器模块111的数据采样从串行格式转换成并行格式。例如，数据解串器模块241可以组合使用0度和180度时钟信号来采样的所接收到的数据信号的五组采样以产生10比特并行输出(“数据(DATA)”)。

先前的数字到相位转换器使用电流模式逻辑(CML)，但是其他电路(包括采样器和PLL)可使用互补金属氧化物半导体(CMOS)逻辑。由此，CML到CMOS转换器被用在输入端上且CMOS到CML转换器被用在输出端上。这些转换器可能是设计复杂且制造昂贵的。另外，CML电路不能用收缩制造技术来良好地缩放。另外，先前的数字到相位转换器可能是不准确的且在相位控制与采样时钟信号的相位之间具有非线性的关系。

发明内容

在一个方面，提供了一种用于产生具有受数字地控制的相位的时钟输出的数字到相位转换器电路。该电路包括：第一预驱动器模块，该第一预驱动器模块配置成接收互补的同相时钟信号并且产生具有受控转换速率的第一对互补的经缓冲时钟信号；第二预驱动器模块，该第二预驱动器模块配置成接收互补的正交时钟信号并且产生具有受控转换速率的第二对互补的经缓冲时钟信号；以及混频器模块，该混频器模块配置成基于相位控制输入、通过形成经缓冲时钟信号的加权组合来产生时钟输出。

在一个方面，提供了一种用于产生具有受数字地控制的相位的时钟输出的方法。该方法包括：缓冲同相时钟信号以产生具有受控转换速率的第一对互补的经缓冲时钟信号；缓冲正交时钟信号以产生具有受控转换速率的第二对互补的经缓冲时钟信号；以及形成经缓冲时钟信号的加权组合以产生时钟输出，其中该加权组合被选择以产生受数字地控制的相位。