[实用新型]集成电路

说明书

技术领域

本实用新型涉及集成电路，并且具体地涉及集成电路中的预金属化电介质(PMD)或层间电介质(ILD)层的金属填充接触的形成，其目的为连接晶体管的栅极区、源极区和漏极区。

背景技术

现在参照图1A和图1B，图1A和图1B示出了常规的金属氧化物半导体(MOS)场效应晶体管(FET)10器件的总配置。图1A和图1B是在沿晶体管栅极的宽度的不同位置处以垂直于栅宽的方向所截取的平行横截面。衬底12支撑晶体管。在这个实例中，该衬底是绝缘体上硅衬底12类型的，该衬底包括衬底层14、掩埋氧化物(BOX)层16和半导体层18。用于晶体管器件的有源区20由穿透层18的周向包围的浅沟槽隔离22来限定。在有源区20之内，层18被划分为已掺杂有第一导电类型掺杂物的多个沟道区30、已掺杂有第二导电类型掺杂物的多个源极区32(各自在一侧上邻近沟道区30)以及也已掺杂有第二导电类型掺杂物多个漏极区34(各自在与源极区32的相对侧邻近沟道区30)。其中，当MOSFET10器件是p沟道类型时，第一导电类型掺杂物是p型的并且第二导电类型是n型的。相反，当MOSFET器件是n沟道类型时，第一导电类型掺杂物是n型的并且第二导电类型是p型的。在沟道区30上方提供多个栅叠层36。每个栅叠层36典型地包括栅极电介质38、(例如金属和/或多晶硅材料的)栅极电极40和由绝缘材料(例如氮化硅(SiN))制成的多个侧壁间隔物42，这些侧壁间隔物被沉积在栅极电介质38和栅极电极40的各侧上以及该栅极电极的顶部上。在该衬底和该栅叠层上方提供层间电介质(ILD)或预金属化电介质(PMD)层46。层46的顶表面48以化学机械抛光(CMP)工艺来处理以限定平坦表面。典型地由钨形成的金属接触集50从顶表面48穿过在多个金属填充接触开口中的ILD/PMD层46，以与源极区32和漏极区34(在图1A的横截面中示出)以及栅极电极40(在图1B的横截面中示出)电接触。然后在ILD/PMD层46上方提供第一金属化层M1，其中第一金属化层M1包括形成在金属填充通孔和/或沟槽开口中的多条金属线54，这些金属线与接触50接触并且被平坦化的电介质材料层56围绕。

由于在集成电路器件中的特征尺寸持续缩小，在中段制程(MOL)互连中提供源极接触、漏极接触和栅极接触将变得更复杂且具有挑战性。这种情况的原因有很多。例如，可能需要将栅极接触从有源区22(例如在如图1B中所示的周边隔离22之上)去除以便避免在栅极接触与源漏区的沟槽硅化物之间的短路。这是不利的，因为其导致芯片面积的增加。为了解决这个问题，集成电路设计者正朝着合并鳍结构和共用源漏结构迈进。然而由于减少的接触面积在源漏区增加了接触电阻，伴随这种技术具有显著的缺点(如在图1A中以参考号60总体性示出的)。栅极与栅极接触的未对准是另一个问题(参见图1B参考号62处)，并且这个问题可能导致栅极到源漏接触的短路的问题。

在本领域中相应地需要到晶体管集成电路的源极区、漏极区和栅极区的改善的MOL互连。

实用新型内容

本实用新型的目的之一在于提供一种集成电路，具有自底向上形成栅极接触以便避免在栅极与栅极接触之间的未对准以及自顶向下形成具有足够以减少接触电阻并且避免短路问题的尺寸的源漏接触。这些栅极接触通孔优选地由高K材料和低K材料保护以便改善对于高密度集成的可靠性。

根据本公开的一个方面，集成电路包括：包括：源漏区；与所述源漏区相邻的沟道区；在所述沟道区之上延伸的栅极结构；侧壁间隔物，所述侧壁间隔物在所述栅极结构的一侧上并且在所述源漏区之上延伸；以及电介质层，所述电介质层与所述侧壁间隔物接触并且具有顶表面；其中，所述栅极结构包括：栅极电极；从所述栅极电极延伸至所述顶表面的栅极接触；以及栅极电介质层，所述栅极电介质层在所述栅极电极与所述沟道区之间并且在所述栅极电极与所述侧壁间隔物之间延伸并且进一步在所述栅极接触与所述侧壁间隔物之间延伸。

优选的，所述栅极电极的表面与所述栅极接触的表面对准并且平行于所述侧壁间隔物的内表面延伸。

优选的，所述侧壁间隔物的高度等于所述电介质层的高度。

优选的，所述电介质层是层间电介质(ILD)层或预金属化电介质(PMD)层之一。

优选的，进一步包括从所述电介质层的所述顶表面延伸至所述源漏区的源漏接触，所述源漏接触与所述侧壁间隔物接触。

优选的，所述栅极电极的顶表面低于所述电介质层的所述顶表面，并且其中，所述栅极接触从所述栅极电极的所述顶表面突出以达到所述电介质层的所述顶表面。