[发明专利]具有带冗余位的非二进制电容阵列的模数转换器及芯片

说明书

本发明提供一种具有带冗余位的非二进制电容阵列的模数转换器及芯片，其中，带冗余位的非二进制电容阵列包括共模电压端、模拟信号输入端、至少一冗余位电容和多个电容，将每个电容并联设置于共模电压端和模拟信号输入端之间，并以最高位到最低位/最低位到最高位的顺序对设置于共模电压端和模拟信号输入端之间的所有电容进行依次标记，且最低位电容至任一位电容所对应的容值总和必须大于等于与所述任一位电容相邻的高一位电容所对应的电容容值，并设定每个电容的容值与单位电容的容值之比为正整数。另外，本发明还将该电容阵列应用到模数转换器中或制成相应的芯片，这使得在后期芯片电路版图设计时可采用更加灵活的布局方式，降低了设计难度。

技术领域

本发明涉及模拟或数模混合集成电路技术领域，特别是涉及一种带冗余位的非二进制电容阵列、以及利用带冗余位的非二进制电容阵列来实现的模数转换器和集成芯片。

背景技术

近年来，随着CMOS集成电路工艺水平的不断提高，对逐次逼近型模数转换器的研究也随之深入。但对于传统结构逐次逼近型模数转换器电容阵列中电容的设计，通常还是采用二进制递增的方式，这种设计方式的优点是重构比较简单，比较器的输出结果即为模数转换器的最终结果。

在实际应用中，往往会将模数转换器封装制成集成芯片，而在集成芯片的生产过程中，需要对整个电路的版图进行设计。由于现有的逐次逼近型模数转换器电容阵列采用的是二进制递增的方式，也即是以2的幂次方递增的方式进行严格的有序电容排布设计，这种设计方案的不足之处在于，在后期的芯片版图设计过程中，鉴于电容阵列的设计相对固定，整个电路的工作速度和版图面积不能进行灵活的折中设计，也不能根据实际情况，在版图设计中进行灵活的变化，从而不能适应对逐次逼近型模数转换器高速低功耗的要求。

所以，如何对现有模数转换器中的电容阵列进行改进以使其适应高精度和低功耗的工艺要求就成了本领域技术人员所亟待解决的问题。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种具有带冗余位的非二进制电容阵列的模数转换器及芯片，用于解决现有逐次逼近型模数转换器技术中电容阵列的设计相对固定，在实际的芯片版图设计时，整个电路的工作速度和版图面积不能进行灵活的折中设计，也不能根据实际情况，在版图设计中进行灵活的变化，不能适应对逐次逼近型模数转换器高速低功耗的要求的问题。

为实现上述目的及其他相关目的，本发明提供以下技术方案：

方案一

一种带冗余位的非二进制电容阵列，用于对模拟信号进行采样，其中，所述非二进制电容阵列至少包括一共模电压端、模拟信号输入端、及至少一个冗余位电容和多个电容，所述至少一个冗余位电容和多个电容中的每个电容均并联设置于共模电压端和模拟信号输入端之间，并以最高位到最低位/最低位到最高位的顺序对设置于所述共模电压端和模拟信号输入端之间的所有电容进行依次标记，且最低位电容至任一位电容所对应的容值总和必须大于等于与所述任一位电容相邻的高一位电容所对应的电容容值，并设定所述至少一个冗余位电容和多个电容中的每个电容的容值与单位电容的容值之比为正整数。

作为上述带冗余位的非二进制电容阵列的优选方案，每个所述冗余位电容的容值大于等于其他所述多个电容中的最小电容值，且小于等于其他所述多个电容中的最大电容值。

作为上述带冗余位的非二进制电容阵列的优选方案，所述至少一个冗余位电容的个数小于所述多个电容的个数。

作为上述带冗余位的非二进制电容阵列及其优选方案的进一步优化，所述至少一个冗余电容在进行模拟信号采样时两端分别连接所述共模电压端，且所述多个电容中的每个电容在进行模拟信号采样时两端分别对应连接于所述共模电压端和模拟信号输入端。

作为上述带冗余位的非二进制电容阵列及其优选方案的进一步优化，所述至少一个冗余电容和多个电容中的每个电容在进行模拟信号采样时两端依次对应连接于所述共模电压端和模拟信号输入端。