[发明专利]一种半速率随机数据相位检测电路

说明书

技术领域

本发明涉及相位检测技术领域，尤其涉及一种半速率随机数据相位检测电路。

背景技术

目前，随着对收发系统的性能需求不断增加，数据传输速率不断提高。在高速系统中，芯片外部和内部的噪声都会对信号质量造成显著影响。为了提高信号完整性，需要在收发机的接收端提供一个时钟，使其与接收到的数据之间有着十分确定的相位关系，以便在数据的“最佳”点，即每个比特的中间点采样。这就需要在接收端采用时钟数据恢复电路进行时钟恢复和数据提纯。

基于延时锁相环(Delay Locked Loop，DLL)的时钟数据恢复(Clock and Data Recovery，CDR)电路用压控延时链(Voltage Controlled Dealy Line,VCDL)代替了压控振荡器(Voltage Controlled Oscillator，VCO)，且直接将输入基准时钟提供给延迟锁定环路。VCDL单元的引入不仅提高了环路稳定性容限，同时消除了积累抖动的问题。另一方面，由于频率锁定环路直接给相位跟踪环路提供高速时钟，在多通路应用时可以实现环路共享，因而大大降低链路中收发机的功耗。因此，DLL结构被广泛应用于时钟数据恢复电路中。

由于时钟数据恢复电路接收的数据是随机信号，并不是单一频率的波形信号，因此CDR中采用的鉴相器不同于锁相环中的鉴相器，需要采用随机数据鉴相器，其特征是根据信号的跳变沿获得相位信息。因此需要合理设计相位检测电路，使其正确检测周期性时钟和随机数据之间的相位关系。

发明内容

本发明所要解决的技术问题是如何提供一种应用于DLL结构CDR电路中的相应检测电路，能够正确检测周期性时钟和随机数据之间的相位关系的半速率相位检测电路，简化电路复杂度，降低硬件实现成本的关键问题。

为此目的，本发明提出了一种半速率随机数据相位检测电路，包括：

第一NMOS晶体管Mn1、第二NMOS晶体管Mn2、第一PMOS晶体管Mp1、第二PMOS晶体管Mp2、20ps延时单元Dly_1、20ps延时单元Dly_2、异或门xor、同或门nxor、反相器inv1、反相器inv2；

其中，所述20ps延时单元Dly_1的输入端接输入数据data；所述20ps延时单元Dly_1的输出端接延时数据Dd；所述异或门xor的两个输入端分别接输入数据data和延时数据Dd；所述反相器inv1的输入端接异或门xor的输出端；所述第一NMOS晶体管Mn1的栅极接90°相位时钟clkq+；所述第一NMOS晶体管Mn1的漏极接所述异或门xor的输出端；所述第一NMOS晶体管Mn1的源极接地电平；所述第二PMOS晶体管Mp2的栅极接所述反相器inv1的输出端；所述第二PMOS晶体管Mp2的源极接输入时钟clk；所述20ps延时单元Dly_2的输入端接输入数据data；所述20ps延时单元Dly_2的输出端接延时数据Dd；所述同或门nxor的两个输入端分别接输入数据data和延时数据Dd；所述反相器inv2的输入端接同或门nxor的输出端；所述第一PMOS晶体管Mp1的栅极接270°相位时钟clkq-；所述第一PMOS晶体管Mp1的漏极接所述同或门nxor的输出端；所述第一PMOS晶体管Mp1的源极接电源电压VDD；所述第二NMOS晶体管Mn2的栅极接所述反相器inv2的输出端；所述第二NMOS晶体管Mn2的源极接输入时钟clk。

具体地，由所述延时单元Dly_1与所述延时单元Dly_2的时延获取所述异或门xor与同或门nxor输出信号的脉冲宽度。

具体地，所述反相器inv1与所述反相器inv2，用于控制所述第二PMOS晶体管Mp2与第二NMOS晶体管Mn2栅极信号的驱动强度。

具体地，所述第二PMOS晶体管Mp2和第二NMOS晶体管Mn2构成的传输门，用于控制E点和F点脉冲信号对输入时钟clk的采样结果传输到控制电压Vc节点。

具体地，所述输入时钟clk和输入随机数据data为相位检测电路的输入信号，其中，若data超前clk，则对所述控制电压Vc进行减小操作，若data落后clk，则对所述控制电压Vc进行增大操作。