[发明专利]用于沟槽金属氧化物半导体场效应晶体管（MOSFET）中的低米勒电容的较厚的底部氧化物

说明书

技术领域

本发明主要关于制备沟槽半导体功率器件（例如DMOS器件）的方法和结构，更确切的说，本发明是关于制备带有厚度可变的栅极氧化物的沟槽半导体功率器件的器件结构和方法。

背景技术

DMOS（双扩散MOS）晶体管是一种MOSFET（金属氧化物半导体场效应晶体管），利用对准到一个公共边缘的两个连续扩散步骤，构成晶体管的通道区。DMOS晶体管通常用作高电压、高电流器件，作为独立的晶体管，或者作为功率集成电路中的元件。这种应用的优势在于，DMOS晶体管可以利用很低的正向电压降，提供单位面积上的高电流。

一种典型的DMOS晶体管是沟槽DMOS晶体管。在这种类型的DMOS晶体管中，栅极形成在沟槽中，通道形成在沟槽栅极的侧壁周围，通道从源极开始向漏极延伸。沟槽栅极内衬薄氧化层，并用多晶硅填充。与平面栅极DMOS器件相比，沟槽DMOS很少控制流动的电流，因此比导通电阻的值较低。

为了改善器件的性能，通常需要灵活的制备工艺，以便更方便地制备沟槽DMOS晶体管，调节沟槽氧化物的厚度。通过有策略地调节时间氧化物在沟槽内不同部位的厚度，改善器件的性能。确切地说，在沟槽顶部最好是较薄的栅极氧化物，使通道电流最大。相反地，沟槽底部需要较厚的栅极氧化物，以承载较高的栅漏击穿电压。

美国专利号4,941,026提出了一种垂直通道半导体器件，包括一个具有可变厚度氧化物的绝缘栅极电极，但并没有说明如何制备这样的器件。

美国专利号4,914,058提出了一种制备DMOS的工艺，包括用氮化物内衬沟槽，具有侧壁的内部沟槽穿过第一沟槽的底部延伸，通过氧化生长用电介质材料内衬内部沟槽，以便在内部沟槽侧壁上实现栅极沟槽电介质厚度的增加。

美国公开号2008/0310065提出了一种瞬态电压抑制（TVS）电路，带有单一方向的闭锁和对称双向闭锁能力，与位于第一导电类型的半导体衬底上的电磁干扰（EMI）滤波器集成在一起。与EMI滤波器集成的TVS电路还包括一个接地端，沉积在表面上，用于对称双向闭锁结构，沉积在半导体衬底的底部，用于单向闭锁结构，以及一个输入和输出端，沉积在顶面上，至少带有一个稳压二极管和多个电容器，沉积在半导体衬底中，以便通过直接电容耦合，无需中级浮动的本体区，将接地端耦合到输入和输出端。电容器沉积在衬有氧化物和氮化物的沟槽中。

如果厚氧化物均匀地形成在沟槽中，在沟槽中背部填充多晶硅栅极过程中，要像原有技术那样形成较大的沟槽纵横比（深度A与宽度B之比）的话，就会遇到困难。作为示例，图1A-1D表示制备原有技术的独立栅极的原有技术方法的剖面图。如图1A所示，沟槽106形成在半导体层102中。厚氧化物104形成在沟槽106的底部和侧壁上，使其纵横比A/B增大。多晶硅108原位沉积在沟槽106中。由于多晶硅沉积的高纵横比，如图1B所示，会形成匙孔110。如图1C所示，回刻多晶硅108，然后如图1D所示，进行各向同性的高温氧化物（HTO）氧化，剩余一部分匙孔110。

图2表示具有一个屏蔽多晶硅栅极的电流屏蔽栅极沟槽（SGT）器件200的剖面图，内部多晶硅氧化物（IPO）202在构成栅极204的第一多晶硅结构和作为导电屏蔽的第二多晶硅结构206之间。依据一种原有技术的工艺，这种结构可以通过含有（多晶硅层206和IPO氧化层202的）两个回刻步骤的工艺，在两个多晶硅结构204、206之间制备IPO202。确切地说，构成屏蔽206的多晶硅沉积在沟槽中，回刻它，在屏蔽206上制备HDP氧化物，通过回刻，为沉积多晶硅留出空间，制备栅极结构204。这种方法的不足之处在于，很难控制晶圆上IPO的厚度。IPO的厚度取决于两个独立的、毫不相关的回刻步骤，从而导致多晶硅回刻不足或多晶硅过度回刻或两者兼而有之，造成IPO厚度的不均匀以及局部减薄。

另外，上述方法中在侧壁的较厚部分上，栅极沟槽电介质的厚度，与沟槽底部的厚度有关系。一个厚度不变，另一个厚度也不会发生变化。

基于上述原因，有必要提出半导体功率器件的新型器件结构和制备方法，以提供更加便捷的制备工艺，更加灵活地调整沿沟槽栅极的不同部分的栅极氧化物厚度，从而解决上述技术困难和局限。

发明内容

本发明的目的是提供一种便捷且成本低的工艺为高密度晶体管晶胞制备较厚的底部氧化物（TBO）沟槽，以解决了传统制备工艺中遇到的困难和局限，改善了器件性能。

为达到上述目的，本发明提供了一种形成在半导体衬底中的半导体器件，包括：