[发明专利]用于控制堆叠裸片的位置的技术

说明书

描述了组装部件(100)和用于使用该组装部件组装芯片封装的技术。这种芯片封装包括布置在垂直方向中的堆叠中的半导体裸片集合(310‑1至310‑N)，其中半导体裸片在水平方向彼此偏移，以便在垂直堆叠的一侧定义阶梯台阶(112‑1)。而且，可以利用该组装部件(100)来组装芯片封装。特别地，组装部件可以包括大致镜像芯片封装的阶梯台阶并且在芯片封装组装期间为在垂直堆叠中定位半导体裸片集合的组装工具提供垂直位置参照的阶梯台阶对(112‑1，112‑2)。

发明人：Michael H.S.Dayringer、R.David Hopkins和Alex Chow

技术领域

本公开内容一般而言涉及制造半导体芯片封装的过程。更具体而言，本公开内容涉及用于组装芯片封装的组装部件和关联技术，其中芯片封装包括在垂直堆叠中彼此偏移以定义阶梯台阶的一组芯片。

背景技术

与连接到印刷电路板的常规单独封装芯片相比，包括堆叠的半导体芯片或裸片的芯片封装可以提供显著更高的性能。这些芯片封装还提供某些优点，诸如以下能力：对堆叠中的不同芯片使用不同工艺、组合更高密度的逻辑和存储器，以及利用较少的功率传送数据。例如，实现动态随机存取存储器(DRAM)的芯片堆叠可以在基础芯片(base chip)中使用高金属层计数、高性能逻辑工艺来实现输入/输出(I/O)和控制器功能，并且对于堆叠的其余部分可以使用一组较低金属层计数、DRAM专门处理过的芯片。以这种方式，组合的芯片集可以比：包括利用DRAM工艺制造的I/O和控制器功能的单个芯片；包括利用逻辑工艺制造的存储器电路的单个芯片；和/或试图使用单个工艺来制造逻辑和存储器物理结构二者具有更好的性能和更低的成本。

但是，组装包括堆叠的半导体芯片的芯片封装会是困难的。特别地，现有的组装技术可能是耗时的并且可能具有低成品率(这会增加芯片封装的成本)。例如，在许多现有的组装技术中，半导体芯片堆叠各处的总垂直位置误差是与每个半导体芯片关联的垂直位置误差的总和。因此，对于包括多个半导体芯片的堆叠而言，总垂直位置误差会变得过大。这会导致严格的制造公差以减少各个垂直位置误差(这会增加半导体裸片的成本)，和/或会限制可以在堆叠中被组装的半导体芯片的数量(这会限制性能)。

因此，所需要的是没有上述问题的、用于组装芯片堆叠的技术。

发明内容

本公开内容的一种实施例提供一种组装部件，该组装部件包括具有垂直的阶梯堆叠的阶梯台阶对，其中给定的阶梯在阶梯的平面内从相邻的阶梯偏移，以定义该阶梯台阶对。阶梯台阶对中的阶梯提供在斜坡堆叠芯片封装的组装期间限制组装工具的垂直位置的垂直参照位置，在斜坡堆叠芯片封装中，半导体裸片集合布置在垂直堆叠中。而且，斜坡堆叠芯片封装中给定的半导体裸片在该半导体裸片集合的平面内从相邻的半导体裸片偏移，以定义阶梯台阶。在斜坡堆叠芯片封装的组装期间，当阶梯台阶对限制组装工具的垂直位置时，组装工具机械耦合到给定的半导体裸片的顶表面，并且给定的半导体裸片的底表面机械耦合到斜坡堆叠芯片封装。

应当注意的是，半导体裸片集合可以包括N个半导体裸片(诸如超过40个半导体裸片)，并且斜坡堆叠芯片封装中半导体裸片集合沿垂直堆叠在垂直方向的位置误差可以独立于在斜坡堆叠芯片封装中的垂直位置。例如，位置误差可以各自小于±20μm。此外，组装部件可以便于斜坡堆叠芯片封装的组装，半导体裸片集合沿垂直堆叠在垂直方向的累积位置误差小于与半导体裸片集合和半导体裸片之间的粘合层关联的位置误差的总和。累积位置误差可以与半导体裸片的厚度变化和/或粘合层的厚度变化关联。

此外，给定的半导体裸片可以包括顶表面上的焊盘和凸块，并且组装工具可以在顶表面上除焊盘和凸块所处位置之外的区域中拾取给定的半导体裸片。

在一些实施例中，阶梯台阶是阶梯台阶对的镜像图像。

应当注意的是，给定的半导体裸片可以具有标称厚度，并且阶梯台阶中给定阶梯的垂直位移可以大于该标称厚度。