[发明专利]在氮化镓器件和集成电路中制备自对准隔离的方法

说明书

形成具有绝源区域的增强型氮化镓异质结场效应晶体管，自对准接触开口或金属掩膜窗口。有利地，所述方法不需要专用隔离掩膜以及相关的处理步骤，因此减少制造成本。所述方法包括提供EPI结构包括基底、缓冲层、氮化镓层以及阻挡层。介质层形成在所述阻挡层之上，开口形成于所述介质层作为器件接触开口和隔离接触开口。

技术领域

本发明涉及增强型氮化镓(GaN)异质结场效应晶体管(HFET)的领域。具体地，本发明涉及制造增强型氮化镓器件及其集成电路成本效益更好的方法。

背景技术

氮化镓(GaN)半导体器件，因为它们携带大电流和支持高电压的能力对于半导体器器件越来越可取。这些器件的发展已普遍针对高功率/高频应用。制造用于这些类型应用的设备是基于一般器件结构，其呈现高电子迁移率，以及被不同地称为异质结场效应晶体管(HFET)、高电子迁移率晶体管(HEMT)或调制掺杂场效应晶体管(MODFET)。

氮化镓(GaN)异质结场效应晶体管器件(HFET)包括具有至少两个氮化物层的氮化物半导体。形成在半导体或缓冲层上的不同材料导致所述层具有不同的带隙。不同的材料在相邻的氮化物层还导致极化，这有助于两个层的交界附近的导电性二维电子气(2DEG)区域，特别是在所述层中具有较窄的带隙层。

导致极化的氮化物层一般包括临近氮化镓(GaN)层的铝氮化镓(AlGaN)阻挡层，以包括二维电子气(2DEG)，其允许电荷流过器件。阻挡层可以掺杂或未掺杂。因为在栅极在零栅偏压下存二维电子气(2DEG)区域，大多数氮化物器件是常导通状态或耗尽模式器件。如果在栅极处于零施加栅极偏压下，二维电子气(2DEG)区域被耗尽(即，除去)，该装置可以是增强型器件。增强型器件是常关状态并且是有利的，因为它们提供更多的安全性以及因为它们更容易控制简单、成本低的驱动器电路。增强型器件需要在栅极施加正偏压以传导电流。

在氮化镓器件和集成电路中，隔离是典型的用于在选择区域除去二维电子气(2DEG)。隔离减少寄生电容，例如，栅极至漏极电容和漏极至源极电容。图1示例性示出具有两个器件10和20的集成电路，其中器件10中的隔离区12以及器件20中的隔离区22被提供给有意去除2DEG以最小化寄生电容。隔离设置在设备的某些区域也可以减少电场。

在氮化镓器件集成电路中，使用隔离对于每个设备的不同参考电位成为可能。举例来说，图1中，隔离区域24电性分离器件10和器件20，使得器件10的源极和器件20的源极在不同的电位。器件10和器件20内部的隔离区域12和22去除2DEG，从而降低寄生电容，以及在某些情况下，除去区域中的更高的电场。

图2示出另一个示例性集成电路具有隔离的器件30和40。器件30包括漏极31、栅极32和源极33。同样地，器件40包括漏极41、栅极42和源极43。一个隔离区域50电性分离器件30和器件40，使得器件30的源极33以及器件40的源极43将在不同的电位。器件30包括隔离区34以及器件40包括隔离区44用于去除不合需要的二维电子气(2DEG)，从而降低寄生电容，以及在某些情况下，除去区域中的更高的电场。

在常规的制造方法中，制造相邻器件30和40之间的隔离区50以及制造器件30和40内部的隔离区34和44，分别通过所述蚀刻或所述离子注入除去导电层和二维电子气(2DEG)。

如图3A和3B示出，隔离区50a和50b具有长度L_ISO，其界定第一器件30的源极33和第二器件42的源极43之间的最大电压差。在氮化镓的基底材料中，击穿电压可以是以每微米50-200V正比于LISO。

通常，由专用掩膜制造隔离区50。如图4A和4B示出，在蚀刻或离子注入60制造隔离区50中，一个专用的隔离掩膜用于形成晶片顶部上的图案化光刻胶62。当器件30和器件40的器件区域被图案化光刻胶62覆盖，隔离区域50c和50d被曝露出。