[发明专利]具有同级不同电阻器的集成电路

说明书

技术领域

本发明涉及集成电路领域。更具体地，本发明涉及集成电路中的薄膜电阻器。

背景技术

集成电路可以包括具有宽范围的电阻的薄膜电阻器。例如，集成电路可以包括使用在传感器电路中的电阻小于10欧姆的薄膜电阻器，在放大器电路中用作反馈电阻的具有几千欧姆电阻的另一电阻器，以及在分压器电路中具有超过一百万欧姆的电阻的又一电阻器。薄膜电阻器相比于其他电阻器诸如扩散阱电阻器可以提供期望的精确度级。形成具有宽范围电阻的薄膜电阻器且同时保持制造集成电路所期望的成本和复杂性可能是有问题的。

发明内容

包含三个薄膜电阻器的集成电路可以使用两个图案化步骤来形成，这三个薄膜电阻器具有三个薄膜层的三种不同组合的电阻器主体。底部薄膜层形成在集成电路的介电层上方。中间薄膜层形成在底部薄膜层上。第一蚀刻掩模形成在中间薄膜层上方以覆盖第一电阻器的第一主体和第一头部，覆盖第二电阻器的第二主体和第二头部，并且至少暴露出第三电阻器的第三主体。第一蚀刻工艺去除由第一蚀刻掩模暴露出的区域中的中间薄膜层和底部薄膜层。

顶部薄膜层形成在集成电路的现有顶表面上方，接触在第一电阻器的第一主体和第一头部上方以及第二电阻器的第二主体和第二头部上方的中间薄膜层。第二蚀刻掩模形成在顶部薄膜层上方，覆盖第一电阻器的第一头部、第二电阻器的第二主体和第二头部以及第三电阻器的第三主体和第三头部，并且暴露出第一电阻器的第一主体。第二蚀刻工艺去除由第二蚀刻掩模暴露出的区域中的顶部薄膜层和中间薄膜层。在底部薄膜层和中间薄膜层中的电阻材料以及第二蚀刻工艺的蚀刻剂被选择以便为中间薄膜层提供相对于底部薄膜层的蚀刻选择性，使得第二蚀刻工艺留下底部薄膜层的期望部分，在一些版本中基本上全部留下。

第一电阻器的第一主体包括底部薄膜层并且不含中间薄膜层和顶部薄膜层。第一电阻器的第一头部包括底部薄膜层、中间薄膜层和顶部薄膜层。第二电阻器的第二主体包括底部薄膜层、中间薄膜层和顶部薄膜层。第二电阻器的第二头部包括底部薄膜层、中间薄膜层和顶部薄膜层。第三电阻器的第三主体包括顶部薄膜层并且不含中间薄膜层。第三电阻器的第三头部包括顶部薄膜层。

附图说明

图1是包含三个薄膜电阻器的示例性集成电路的横截面。

图2A-2H是以连续制造阶段描绘的图1的集成电路的横截面。

图3A-3I是以连续制造阶段描绘的包含三个薄膜电阻器的另一集成电路的横截面。

图4A-4F是以连续制造阶段描绘的包含三个薄膜电阻器的又一集成电路的横截面。

具体实施方式

图1示出包含三个薄膜电阻器的示例性集成电路。集成电路100包括在集成电路100的现有顶表面处的第一电介质层102上的用于第一电阻106、第二电阻器108和第三电阻器110的区域。

第一电阻器106具有第一主体116，该第一主体包括底部薄膜层104并且不包括中间薄膜层112和顶部薄膜层128。第一个电阻器106具有第一头部118，该第一头部118包括底部薄膜层104、中间薄膜层112和顶部薄膜层128。

第二电阻器108具有第二主体120，该第二主体包括底部薄膜层104、中间薄膜层112和顶部薄膜层128。第二电阻器108具有第二头部122，该第二头部包括底部薄膜层104、中间薄膜层112和顶部薄膜层128。

第三电阻器110具有第三主体124，该第三主体包括顶部薄膜层128并且不包括中间薄膜层112。第三电阻器110具有第三头部126，该第三头部包括顶部薄膜层128。在本示例中，第三主体124不包括底部薄膜层104和中间薄膜层112。

第二介电层132被设置在第一电阻器106、第二电阻器108和第三电阻器110上方。第二介电层132可以是互连结构中的典型层间介电层。