[实用新型]双极结型晶体管

说明书

技术领域

本实用新型涉及半导体器件技术领域，特别是涉及一种双极结型晶体管。

背景技术

随着集成电路制造工艺水平进入集成电路线宽的深亚微米时代，集成电路中的MOS元件都采用LDD结构(Lightly Doped Drain)，并且硅化物工艺已广泛应用于MOS元件的扩散层上，同时为了降低栅极多晶的扩散串联电阻，采用了多晶化合物的制造工艺。此外随着集成电路元件的缩小，MOS元件的栅极氧化层厚度越来越薄，这些制造工艺的改进可大幅度提高集成电路内部的运算速度，并可提高电路的集成度。但是这些工艺的改进带来了一个很大的弊端，即深亚微米集成电路更容易遭受到静电冲击而失效，从而造成产品的可靠性下降。

静电在芯片的制造、封装、测试和使用过程中无处不在，积累的静电荷以几安培或几十安培的电流在纳秒到微秒的时间里释放，瞬间功率高达几百千瓦，放电能量可达毫焦耳，对芯片的摧毁强度极大。所以芯片设计中静电保护模块的设计直接关系到芯片的功能稳定性，极为重要。随着工艺的发展，器件特征尺寸逐渐变小，栅氧也成比例缩小。二氧化硅的介电强度近似为8×10⁶V/cm，因此厚度为10nm的栅氧击穿电压约为8V左右，尽管该击穿电压比3.3V的电源电压要高一倍多，但是各种因素造成的静电，一般其峰值电压远超过8V；而且随着多晶硅金属化(Polyside)、扩散区金属化(Silicide)、多晶硅与扩散区均金属化(Salicid)等新工艺的使用，器件的寄生电阻减小，ESD保护能力大大减弱。

ESD是指静电放电(Electrostatic Discharge，简称ESD)，因ESD产生的原因及其对集成电路放电的方式不同，表征ESD现象通常有4种模型：人体模型HBM(Human Body Model)、机器模型MM(Machine Model)和带电器件模型CDM(charged Device Model)和电场感应模型FIM(Field Induced Model)。HBM放电过程会在几百纳秒内产生数安培的瞬间放电电流；MM放电的过程更短，在几纳秒到几十纳秒之内会有数安培的瞬间放电电流产生。CDM放电过程更短，对芯片的危害最严重，在几纳秒的时问内电流达到十几安培。

ESD引起的失效原因主要有2种：热失效和电失效。局部电流集中而产生的大量的热，使器件局部金属互连线熔化或芯片出现热斑，从而引起二次击穿，称为热失效，加在栅氧化物上的电压形成的电场强度大于其介电强度，导致介质击穿或表面击穿，称为电失效。ESD引起的失效有3种失效模式，分别是：硬失效、软失效以及潜在失效，所谓硬失效是指物质损伤或毁坏，所谓软失效是指逻辑功能的临时改变，所谓潜在失效是指时间依赖性失效。

为了防止集成电路产品因ESD而造成失效，现有技术会采用双极结型晶体管(Bipolar Junction Transistor，BJT)来保护集成电路。双极结型晶体管为将两个PN结结合在一起的器件，有PNP和NPN两种组合结构。现有的双极结型晶体管具有集电极、发射极、基极，其中，基极完全包围发射极，集电极完全包围基极。但是现有技术的双极结型晶体管中，集电极与发射极之间的导通电压高，无法很好地保护集成电路。

实用新型内容

本实用新型的目的在于，提供一种双极结型晶体管，能够降低双极结型晶体管的导通电压，提高对集成电路的保护性能。

为解决上述技术问题，本实用新型提供一种双极结型晶体管，包括：

衬底，所述衬底具有第一面以及与所述第一面相对的第二面；

发射极区，位于所述衬底中，所述发射极区面向所述第一面；

集电极区，位于所述衬底中，并至少围绕所述发射极的相邻两面，所述集电极区面向所述第一面；以及

基极区，位于所述衬底中，并位于所述发射极区与集电极区之间，所述基极区面向所述第一面，所述基极区至少具有一导通所述发射极区与集电极区的基极区开口；

其中，所述衬底和基极区均为第一导电类型掺杂，所述发射极区和集电极区均为第二导电类型掺杂。

进一步的，所述基极区开口位于所述基极区的一面，所述基极区的横截面为C形。

进一步的，所述集电极区的横截面为环形，并完全包围所述发射极区和基极区。

进一步的，所述集电极区具有一集电极区开口，所述集电极区的横截面为C形，所述集电极区开口的方向与所述基极区开口的方向相同。

进一步的，所述集电极区具有一集电极区开口，所述集电极区的横截面为C形，所述集电极区开口的方向与所述基极区的方向相反。