[发明专利]一种多用途芯片静电保护方法

说明书

本发明提供一种多用途芯片静电保护方法，包括：将闲置I/O分布于各种封装的有效I/O中，通过系统设置所述闲置I/O为三态I/O，将所述三态I/O与所述有效I/O一起封装以提高所述有效I/O的静电保护能力，其中，所述有效I/O包括有效I/O引脚、有效电源引脚及有效地引脚。本发明的多用途芯片静电保护方法有效利用了多用途芯片中的闲置I/O，将闲置I/O设置为静电保护电路，并与有效I/O一起封装，提高了芯片的电流保护能力，同时减少漏电、不增大芯片面积。

技术领域

本发明涉及集成电路设计领域，特别是涉及一种多用途芯片静电保护方法。

背景技术

静电释放(Electrostatic Discharge，ESD)保护对集成电路来说是非常重要的，在集成电路设计领域已经进行了许多研究。无论是在电子设备的正常使用、运输和库存中、还是在生产装配各种集成电路元件的过程中都有可能发生静电释放。这些难以正确预见和防范的静电释放会损坏集成电路，产生不良率，甚至导致严重的损失。在目前的集成电路设计和制造中都会特别注意静电释放保护电路的设计。静电释放保护电路通常连接于管脚，且与内部电路并联。随着静电释放保护电路两端的静电电荷不断积累，这两端的电压将不断增加，一旦达到静电释放保护电路的激活放电阈值，静电释放保护电路就开始泄放静电，从而实现保护内部电路的功能，这里所述的激活放电阈值是指击穿电压(BreakdownVoltage)。

随着半导体产品在各个领域的渗透，功能相近的产品越来越多，却又有细微差别。为了降低设计成本以及制造成本，同时又满足应用的多样化，越来越多产品的设计兼顾多样化应用，利用不同的封装实现多样化应用的要求。

多封装芯片内部集成了所有应用需要的I/O，根据应用封装出需要的I/O，通常每种应用的封装都会有部分I/O不进行封装，处于闲置状态。这种设计对系统的静电保护设计提出了更高的要求，要求兼顾所有的应用封装进行设计规划，满足各种应用要求。由于每种封装都会有闲置I/O，这些闲置I/O占用了I/O通道的面积，增大了系统静电保护的寄生电阻，降低了静电保护能力。为了满足系统的静电保护要求，需要增加更多的静电保护电路，但是增加更多的静电保护电路后不但增加了芯片面积，也增大了静态漏电。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种多用途芯片静电保护方法，用于解决现有技术中多用途芯片的静电保护电路增加了芯片面积、静态漏电等问题。

为实现上述目的及其他相关目的，本发明提供一种多用途芯片静电保护方法，所述多用途芯片静电保护方法至少包括：

将闲置I/O分布于各种封装的有效I/O中；

通过系统设置所述闲置I/O为三态I/O；

将所述三态I/O与所述有效I/O一起封装以提高所述有效I/O的静电保护能力，其中，所述有效I/O包括有效I/O引脚、有效电源引脚及有效地引脚。

优选地，所述三态I/O包括第一PMOS管及第一NMOS管，所述第一PMOS管的源端与栅端连接至电源，所述第一NMOS管的源端与栅端连接至地，所述第一PMOS管的漏端与所述第一NMOS管的漏端相连。

更优选地，所述有效I/O引脚包括源端连接于电源的第二PMOS管，漏端连接于所述第二PMOS管漏端的第二NMOS管，所述第二NMOS管的源端接地；所述第一PMOS管及所述第一NMOS管的漏端与所述第二PMOS管及所述第二NMOS管的漏端相连，以实现所述三态I/O对所述有效I/O引脚的静电保护。

更优选地，所述有效电源引脚包括连接于电源和地之间的第一静电保护电路；所述第一PMOS管及所述第一NMOS管的漏端与所述第一静电保护电路的电源相连，以实现所述三态I/O对所述有效电源引脚的静电保护。