[发明专利]形成FinFET装置上的替代栅极结构及鳍片的方法以及装置

说明书

技术领域

本揭露通常涉及集成电路的制造，尤其涉及形成FinFET(鳍式场效应晶体管)半导体装置上的替代栅极结构及鳍片的各种方法以及由此形成的装置。

背景技术

目前，在例如微处理器、存储装置等集成电路中，在有限的芯片面积上设置并运行有大量的电路元件，尤其是晶体管。在使用金属氧化物半导体(metal-oxide-semiconductor；MOS)技术制造的集成电路中设置场效应晶体管(field effect transistor；FET)(NOMS及PMOS晶体管)，这些晶体管通常以开关模式工作。也就是说，这些晶体管装置呈现高导通状态(开状态；on-state)和高阻抗状态(关状态；off-state)。FET可采取各种形式及配置。例如，除其它配置以外，FET可为平面FET装置或三维(3D)装置，例如FinFET。

场效应晶体管(FET)，无论是NMOS晶体管还是PMOS晶体管，且无论它是平面还是三维FET装置，通常包括形成于半导体衬底中由沟道区隔离的掺杂源/漏区。栅极绝缘层位于该沟道区上方，导电栅极电极位于该栅极绝缘层上方。有时可将该栅极绝缘层及该栅极电极称为该装置的栅极结构。通过向该栅极电极施加适当的电压，该沟道区变得导电，从而使电流自该源区向该漏区流动。在平面FET装置中，栅极结构形成于衬底的基本平坦的上表面上方。在一些情况下，执行一个或多个外延生长制程，以在该平面FET装置的源/漏区中所形成的凹槽中形成外延半导体材料。在一些情况下，该外延材料可形成于源/漏区中，而不在平面FET装置的衬底中形成任何凹槽。此类平面FET装置的栅极结构可使用“先栅极”或“替代栅极”(后栅极)制造技术来制造。

为提升FET的操作速度并增加集成电路装置上的FET的密度，多年来，装置设计人员已大幅降低了FET的物理尺寸。更具体地说，FET的沟道长度已被显着缩小，从而提升了FET的开关速度。不过，缩小FET的沟道长度也降低了源区与漏区之间的距离。在一些情况下，这样缩小源区与漏区之间的隔离使有效抑制源区与沟道的电位不受漏区的电位的不利影响变得困难。这有时被称作短沟道效应。其中，作为主动开关的FET的特性劣化。

与具有平面结构的FET相比，FinFET装置具有三维(3D)结构。图1A显示形成于半导体衬底B上方的示例现有技术FinFET半导体装置“A”的立体图。参考该半导体装置以在很高层面解释FinFET装置的一些基本特征。在这个例子中，FinFET装置A包括三个示例鳍片C、栅极结构D、侧间隙壁E以及栅极覆盖层F。栅极结构D通常包括例如高k绝缘材料或二氧化硅层的绝缘材料层(未单独显示)以及充当装置A的栅极电极的一个或多个导电材料层(例如金属和/或多晶硅)。鳍片C具有三维配置：高度H、宽度W以及轴向长度L。轴向长度L与装置A操作时在装置A中的电流行进的方向对应。由栅极结构D覆盖的鳍片C的部分是FinFET装置A的沟道区。在传统的流程中，通过执行一个或多个外延生长制程可使位于间隙壁E的外部(也就是装置A的源/漏区中)的鳍片C的部分的尺寸增加甚至使其合并在一起(图1A中未图示的情形)。使装置A的源/漏区中的鳍片C的尺寸增加或使其合并的制程经执行以降低源/漏区的电阻和/或更易于建立与源/漏区的电性接触。即使不执行外延“合并”制程，也通常会在鳍片C上执行外延生长制程，以增加它们的物理尺寸。在FinFET装置A中，栅极结构D可包围全部或部分的鳍片C的两侧及上表面以形成三栅极结构，从而使用具有三维结构而非平面结构的沟道。在一些情况下，在鳍片C的顶部设置绝缘覆盖层(未图示)，例如氮化硅，因此该FinFET装置仅有双栅极结构(仅侧壁)。此类FinFET装置的栅极结构D可使用“先栅极”或“替代栅极”(后栅极)制造技术来制造。