[发明专利]半导体器件及其形成方法

说明书

一种半导体器件及其形成方法，其中半导体器件的形成方法包括：提供衬底，衬底表面形成有伪栅极结构；在伪栅极结构两侧的衬底内形成掺杂区；形成覆盖于掺杂区表面以及伪栅极结构表面的层间介质层，且层间介质层顶部表面与伪栅极结构顶部表面齐平；刻蚀去除伪栅极结构以及位于伪栅极结构下方的部分厚度的衬底，在衬底内形成沟槽；在沟槽内填充沟道应力层，所述沟道应力层的材料为绝缘材料，且所述沟道应力层顶部表面低于衬底表面；在所述沟道应力层表面形成本征层，且所述本征层填充满所述沟槽；在所述本征层表面形成栅极结构。本发明在提高半导体器件载流子迁移率的同时，抑制短沟道效应以及源漏穿通问题，优化半导体器件的电学性能及可靠性。

技术领域

本发明涉及半导体制造领域技术，特别涉及一种半导体器件及其形成方法。

背景技术

随着半导体技术的不断发展，载流子迁移率增强技术获得了广泛的研究和应用，提高沟道区的载流子迁移率能够增大半导体器件的驱动电流，提高器件的性能。

现有半导体器件制作工艺中，由于应力可以改变硅材料的能隙和载流子迁移率，因此通过应力来提高半导体器件的性能成为越来越常用的手段。具体地，通过适当控制应力，可以提高载流子(NMOS器件中的电子，PMOS器件中的空穴)迁移率，进而提高驱动电流，以此极大地提高半导体器件的性能。

目前，采用嵌入式锗硅(Embedded SiGe)技术，即在需要形成源区和漏区的区域先形成锗硅材料，然后再进行掺杂形成PMOS器件的源区和漏区；形成所述锗硅材料是为了引入硅和锗硅(SiGe)之间晶格失配形成的压应力(Compressive Stress)，以提高PMOS器件的性能。采用嵌入式碳硅(Embedded SiC)技术，即在需要形成源区和漏区的区域先形成碳硅材料，然后再进行掺杂形成NMOS半导体器件的源区和漏区；形成所述碳硅材料是为了引入硅和碳硅(SiC)之间晶格失配形成的张应力(Tensile Stress)，以提高NMOS器件的性能。

但是在实际应用中发现，现有技术形成的半导体器件的载流子迁移率提高的程度有限，不足以满足提高半导体器件的运行速度的需求，且存在漏极感应势垒降低和漏电流等问题。

发明内容

本发明解决的问题是怎样提高半导体器件载流子迁移率，并且减小短沟道效应，优化半导体器件的电学性能。

为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供衬底，所述衬底表面形成有伪栅极结构；在所述伪栅极结构两侧的衬底内形成掺杂区；形成覆盖于所述掺杂区表面以及伪栅极结构侧壁表面的层间介质层，且所述层间介质层顶部表面与伪栅极结构顶部表面齐平；刻蚀去除所述伪栅极结构以及位于伪栅极结构下方的部分厚度的衬底，在所述衬底内形成沟槽；在所述沟槽内填充沟道应力层，所述沟道应力层的材料为绝缘材料，且所述沟道应力层顶部表面低于衬底表面；在所述沟道应力层表面形成本征层，且所述本征层填充满所述沟槽；在所述本征层表面形成栅极结构。

可选的，所述沟槽的形状为sigma形。

可选的，形成所述沟槽的工艺步骤包括：在去除所述伪栅极结构之后，采用干法刻蚀工艺刻蚀去除部分厚度的衬底形成预沟槽；采用湿法刻蚀工艺沿所述预沟槽继续刻蚀所述衬底，在衬底内形成沟槽。

可选的，所述沟槽的侧壁具有向掺杂区突出的第一顶角，且所述沟槽的底部具有向衬底底部突出的第二顶角。

可选的，所述沟道应力层顶部表面高于所述第一顶角。

可选的，形成所述沟道应力层的工艺步骤包括：形成填充满所述沟槽的沟道应力层，且所述沟道应力层顶部表面高于层间介质层顶部表面；去除高于层间介质层顶部表面的沟道应力层，直至沟道应力层顶部表面与层间介质层顶部表面齐平；回刻蚀去除部分厚度的沟道应力层，使沟道应力层顶部表面低于衬底表面。

可选的，所述沟道应力层的材料为氮化硅。